target-arm: A64: Implement pairwise integer ops from 3-reg-same SIMD
Implement the pairwise integer operations in the 3-reg-same SIMD group: ADDP, SMAXP, SMINP, UMAXP and UMINP. Signed-off-by: Peter Maydell <peter.maydell@linaro.org> Reviewed-by: Richard Henderson <rth@twiddle.net>
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0173a00521
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@ -6580,7 +6580,129 @@ static void gen_min_u32(TCGv_i32 res, TCGv_i32 op1, TCGv_i32 op2)
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/* Pairwise op subgroup of C3.6.16. */
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/* Pairwise op subgroup of C3.6.16. */
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static void disas_simd_3same_pair(DisasContext *s, uint32_t insn)
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static void disas_simd_3same_pair(DisasContext *s, uint32_t insn)
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{
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{
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unsupported_encoding(s, insn);
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int is_q = extract32(insn, 30, 1);
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int u = extract32(insn, 29, 1);
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int size = extract32(insn, 22, 2);
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int opcode = extract32(insn, 11, 5);
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int rm = extract32(insn, 16, 5);
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int rn = extract32(insn, 5, 5);
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int rd = extract32(insn, 0, 5);
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int pass;
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if (size == 3 && !is_q) {
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unallocated_encoding(s);
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return;
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}
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switch (opcode) {
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case 0x14: /* SMAXP, UMAXP */
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case 0x15: /* SMINP, UMINP */
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if (size == 3) {
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unallocated_encoding(s);
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return;
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}
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break;
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case 0x17:
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if (u) {
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unallocated_encoding(s);
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return;
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}
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break;
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default:
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g_assert_not_reached();
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}
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/* These operations work on the concatenated rm:rn, with each pair of
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* adjacent elements being operated on to produce an element in the result.
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*/
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if (size == 3) {
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TCGv_i64 tcg_res[2];
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for (pass = 0; pass < 2; pass++) {
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TCGv_i64 tcg_op1 = tcg_temp_new_i64();
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TCGv_i64 tcg_op2 = tcg_temp_new_i64();
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int passreg = (pass == 0) ? rn : rm;
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read_vec_element(s, tcg_op1, passreg, 0, MO_64);
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||||||
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read_vec_element(s, tcg_op2, passreg, 1, MO_64);
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tcg_res[pass] = tcg_temp_new_i64();
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/* The only 64 bit pairwise integer op is ADDP */
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assert(opcode == 0x17);
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tcg_gen_add_i64(tcg_res[pass], tcg_op1, tcg_op2);
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tcg_temp_free_i64(tcg_op1);
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tcg_temp_free_i64(tcg_op2);
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}
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for (pass = 0; pass < 2; pass++) {
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write_vec_element(s, tcg_res[pass], rd, pass, MO_64);
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tcg_temp_free_i64(tcg_res[pass]);
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}
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} else {
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int maxpass = is_q ? 4 : 2;
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TCGv_i32 tcg_res[4];
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for (pass = 0; pass < maxpass; pass++) {
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||||||
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TCGv_i32 tcg_op1 = tcg_temp_new_i32();
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||||||
|
TCGv_i32 tcg_op2 = tcg_temp_new_i32();
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NeonGenTwoOpFn *genfn;
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int passreg = pass < (maxpass / 2) ? rn : rm;
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||||||
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int passelt = (is_q && (pass & 1)) ? 2 : 0;
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read_vec_element_i32(s, tcg_op1, passreg, passelt, MO_32);
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read_vec_element_i32(s, tcg_op2, passreg, passelt + 1, MO_32);
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tcg_res[pass] = tcg_temp_new_i32();
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switch (opcode) {
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case 0x17: /* ADDP */
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{
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||||||
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static NeonGenTwoOpFn * const fns[3] = {
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||||||
|
gen_helper_neon_padd_u8,
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||||||
|
gen_helper_neon_padd_u16,
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||||||
|
tcg_gen_add_i32,
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|
};
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genfn = fns[size];
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||||||
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break;
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}
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case 0x14: /* SMAXP, UMAXP */
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{
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|
static NeonGenTwoOpFn * const fns[3][2] = {
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||||||
|
{ gen_helper_neon_pmax_s8, gen_helper_neon_pmax_u8 },
|
||||||
|
{ gen_helper_neon_pmax_s16, gen_helper_neon_pmax_u16 },
|
||||||
|
{ gen_max_s32, gen_max_u32 },
|
||||||
|
};
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||||||
|
genfn = fns[size][u];
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||||||
|
break;
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|
}
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|
case 0x15: /* SMINP, UMINP */
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|
{
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||||||
|
static NeonGenTwoOpFn * const fns[3][2] = {
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||||||
|
{ gen_helper_neon_pmin_s8, gen_helper_neon_pmin_u8 },
|
||||||
|
{ gen_helper_neon_pmin_s16, gen_helper_neon_pmin_u16 },
|
||||||
|
{ gen_min_s32, gen_min_u32 },
|
||||||
|
};
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||||||
|
genfn = fns[size][u];
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|
break;
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|
}
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|
default:
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|
g_assert_not_reached();
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|
}
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genfn(tcg_res[pass], tcg_op1, tcg_op2);
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tcg_temp_free_i32(tcg_op1);
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|
tcg_temp_free_i32(tcg_op2);
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|
}
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||||||
|
for (pass = 0; pass < maxpass; pass++) {
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||||||
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write_vec_element_i32(s, tcg_res[pass], rd, pass, MO_32);
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||||||
|
tcg_temp_free_i32(tcg_res[pass]);
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||||||
|
}
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||||||
|
if (!is_q) {
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||||||
|
clear_vec_high(s, rd);
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|
}
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||||||
|
}
|
||||||
}
|
}
|
||||||
|
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/* Floating point op subgroup of C3.6.16. */
|
/* Floating point op subgroup of C3.6.16. */
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||||||
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