tcg-s390: Implement add2/sub2 opcodes
Signed-off-by: Richard Henderson <rth@twiddle.net>
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a01fc30da4
commit
3790b9180a
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@ -68,6 +68,7 @@
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typedef enum S390Opcode {
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typedef enum S390Opcode {
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RIL_AFI = 0xc209,
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RIL_AFI = 0xc209,
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RIL_AGFI = 0xc208,
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RIL_AGFI = 0xc208,
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RIL_ALFI = 0xc20b,
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RIL_ALGFI = 0xc20a,
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RIL_ALGFI = 0xc20a,
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RIL_BRASL = 0xc005,
|
RIL_BRASL = 0xc005,
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RIL_BRCL = 0xc004,
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RIL_BRCL = 0xc004,
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@ -89,6 +90,7 @@ typedef enum S390Opcode {
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RIL_NILF = 0xc00b,
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RIL_NILF = 0xc00b,
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RIL_OIHF = 0xc00c,
|
RIL_OIHF = 0xc00c,
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||||||
RIL_OILF = 0xc00d,
|
RIL_OILF = 0xc00d,
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||||||
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RIL_SLFI = 0xc205,
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RIL_XIHF = 0xc006,
|
RIL_XIHF = 0xc006,
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RIL_XILF = 0xc007,
|
RIL_XILF = 0xc007,
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@ -125,6 +127,9 @@ typedef enum S390Opcode {
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RIE_CRJ = 0xec76,
|
RIE_CRJ = 0xec76,
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RRE_AGR = 0xb908,
|
RRE_AGR = 0xb908,
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RRE_ALGR = 0xb90a,
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RRE_ALCR = 0xb998,
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RRE_ALCGR = 0xb988,
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RRE_CGR = 0xb920,
|
RRE_CGR = 0xb920,
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RRE_CLGR = 0xb921,
|
RRE_CLGR = 0xb921,
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RRE_DLGR = 0xb987,
|
RRE_DLGR = 0xb987,
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@ -147,9 +152,13 @@ typedef enum S390Opcode {
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RRE_NGR = 0xb980,
|
RRE_NGR = 0xb980,
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||||||
RRE_OGR = 0xb981,
|
RRE_OGR = 0xb981,
|
||||||
RRE_SGR = 0xb909,
|
RRE_SGR = 0xb909,
|
||||||
|
RRE_SLGR = 0xb90b,
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||||||
|
RRE_SLBR = 0xb999,
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||||||
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RRE_SLBGR = 0xb989,
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||||||
RRE_XGR = 0xb982,
|
RRE_XGR = 0xb982,
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||||||
RR_AR = 0x1a,
|
RR_AR = 0x1a,
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RR_ALR = 0x1e,
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RR_BASR = 0x0d,
|
RR_BASR = 0x0d,
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RR_BCR = 0x07,
|
RR_BCR = 0x07,
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RR_CLR = 0x15,
|
RR_CLR = 0x15,
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||||||
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@ -161,6 +170,7 @@ typedef enum S390Opcode {
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||||||
RR_NR = 0x14,
|
RR_NR = 0x14,
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||||||
RR_OR = 0x16,
|
RR_OR = 0x16,
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||||||
RR_SR = 0x1b,
|
RR_SR = 0x1b,
|
||||||
|
RR_SLR = 0x1f,
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RR_XR = 0x17,
|
RR_XR = 0x17,
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RSY_RLL = 0xeb1d,
|
RSY_RLL = 0xeb1d,
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@ -1821,6 +1831,17 @@ static inline void tcg_out_op(TCGContext *s, TCGOpcode opc,
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tcg_out_insn(s, RRE, LRVR, args[0], args[1]);
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tcg_out_insn(s, RRE, LRVR, args[0], args[1]);
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break;
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break;
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case INDEX_op_add2_i32:
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/* ??? Make use of ALFI. */
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tcg_out_insn(s, RR, ALR, args[0], args[4]);
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tcg_out_insn(s, RRE, ALCR, args[1], args[5]);
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|
break;
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case INDEX_op_sub2_i32:
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/* ??? Make use of SLFI. */
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|
tcg_out_insn(s, RR, SLR, args[0], args[4]);
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tcg_out_insn(s, RRE, SLBR, args[1], args[5]);
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|
break;
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case INDEX_op_br:
|
case INDEX_op_br:
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tgen_branch(s, S390_CC_ALWAYS, args[0]);
|
tgen_branch(s, S390_CC_ALWAYS, args[0]);
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break;
|
break;
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@ -2016,6 +2037,17 @@ static inline void tcg_out_op(TCGContext *s, TCGOpcode opc,
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tgen_ext32u(s, args[0], args[1]);
|
tgen_ext32u(s, args[0], args[1]);
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||||||
break;
|
break;
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case INDEX_op_add2_i64:
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/* ??? Make use of ALGFI and SLGFI. */
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tcg_out_insn(s, RRE, ALGR, args[0], args[4]);
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|
tcg_out_insn(s, RRE, ALCGR, args[1], args[5]);
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|
break;
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case INDEX_op_sub2_i64:
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|
/* ??? Make use of ALGFI and SLGFI. */
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|
tcg_out_insn(s, RRE, SLGR, args[0], args[4]);
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|
tcg_out_insn(s, RRE, SLBGR, args[1], args[5]);
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|
break;
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case INDEX_op_brcond_i64:
|
case INDEX_op_brcond_i64:
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tgen_brcond(s, TCG_TYPE_I64, args[2], args[0],
|
tgen_brcond(s, TCG_TYPE_I64, args[2], args[0],
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args[1], const_args[1], args[3]);
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args[1], const_args[1], args[3]);
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@ -2084,6 +2116,9 @@ static const TCGTargetOpDef s390_op_defs[] = {
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{ INDEX_op_bswap16_i32, { "r", "r" } },
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{ INDEX_op_bswap16_i32, { "r", "r" } },
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{ INDEX_op_bswap32_i32, { "r", "r" } },
|
{ INDEX_op_bswap32_i32, { "r", "r" } },
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{ INDEX_op_add2_i32, { "r", "r", "0", "1", "r", "r" } },
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{ INDEX_op_sub2_i32, { "r", "r", "0", "1", "r", "r" } },
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{ INDEX_op_brcond_i32, { "r", "rWC" } },
|
{ INDEX_op_brcond_i32, { "r", "rWC" } },
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||||||
{ INDEX_op_setcond_i32, { "r", "r", "rWC" } },
|
{ INDEX_op_setcond_i32, { "r", "r", "rWC" } },
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@ -2146,6 +2181,9 @@ static const TCGTargetOpDef s390_op_defs[] = {
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{ INDEX_op_bswap32_i64, { "r", "r" } },
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{ INDEX_op_bswap32_i64, { "r", "r" } },
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{ INDEX_op_bswap64_i64, { "r", "r" } },
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{ INDEX_op_bswap64_i64, { "r", "r" } },
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{ INDEX_op_add2_i64, { "r", "r", "0", "1", "r", "r" } },
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{ INDEX_op_sub2_i64, { "r", "r", "0", "1", "r", "r" } },
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{ INDEX_op_brcond_i64, { "r", "rC" } },
|
{ INDEX_op_brcond_i64, { "r", "rC" } },
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{ INDEX_op_setcond_i64, { "r", "r", "rC" } },
|
{ INDEX_op_setcond_i64, { "r", "r", "rC" } },
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@ -65,8 +65,8 @@ typedef enum TCGReg {
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#define TCG_TARGET_HAS_nor_i32 0
|
#define TCG_TARGET_HAS_nor_i32 0
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#define TCG_TARGET_HAS_deposit_i32 0
|
#define TCG_TARGET_HAS_deposit_i32 0
|
||||||
#define TCG_TARGET_HAS_movcond_i32 0
|
#define TCG_TARGET_HAS_movcond_i32 0
|
||||||
#define TCG_TARGET_HAS_add2_i32 0
|
#define TCG_TARGET_HAS_add2_i32 1
|
||||||
#define TCG_TARGET_HAS_sub2_i32 0
|
#define TCG_TARGET_HAS_sub2_i32 1
|
||||||
#define TCG_TARGET_HAS_mulu2_i32 0
|
#define TCG_TARGET_HAS_mulu2_i32 0
|
||||||
#define TCG_TARGET_HAS_muls2_i32 0
|
#define TCG_TARGET_HAS_muls2_i32 0
|
||||||
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@ -90,8 +90,8 @@ typedef enum TCGReg {
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#define TCG_TARGET_HAS_nor_i64 0
|
#define TCG_TARGET_HAS_nor_i64 0
|
||||||
#define TCG_TARGET_HAS_deposit_i64 0
|
#define TCG_TARGET_HAS_deposit_i64 0
|
||||||
#define TCG_TARGET_HAS_movcond_i64 0
|
#define TCG_TARGET_HAS_movcond_i64 0
|
||||||
#define TCG_TARGET_HAS_add2_i64 0
|
#define TCG_TARGET_HAS_add2_i64 1
|
||||||
#define TCG_TARGET_HAS_sub2_i64 0
|
#define TCG_TARGET_HAS_sub2_i64 1
|
||||||
#define TCG_TARGET_HAS_mulu2_i64 0
|
#define TCG_TARGET_HAS_mulu2_i64 0
|
||||||
#define TCG_TARGET_HAS_muls2_i64 0
|
#define TCG_TARGET_HAS_muls2_i64 0
|
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