PPC: convert SPE logical instructions to TCG
(Nathan Froyd) git-svn-id: svn://svn.savannah.nongnu.org/qemu/trunk@5494 c046a42c-6fe2-441c-8c8c-71466251a162
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b61f2753a7
commit
3d3a6a0a48
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@ -2507,54 +2507,6 @@ void OPPROTO op_evcntlsw (void)
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RETURN();
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RETURN();
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||||||
}
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}
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void OPPROTO op_evand (void)
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{
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T0_64 &= T1_64;
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RETURN();
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}
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void OPPROTO op_evandc (void)
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{
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T0_64 &= ~T1_64;
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RETURN();
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}
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void OPPROTO op_evor (void)
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{
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T0_64 |= T1_64;
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RETURN();
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}
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void OPPROTO op_evxor (void)
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{
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T0_64 ^= T1_64;
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RETURN();
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}
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void OPPROTO op_eveqv (void)
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{
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T0_64 = ~(T0_64 ^ T1_64);
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RETURN();
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}
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void OPPROTO op_evnor (void)
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{
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T0_64 = ~(T0_64 | T1_64);
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RETURN();
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}
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void OPPROTO op_evorc (void)
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{
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T0_64 |= ~T1_64;
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||||||
RETURN();
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}
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void OPPROTO op_evnand (void)
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{
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T0_64 = ~(T0_64 & T1_64);
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||||||
RETURN();
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||||||
}
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void OPPROTO op_evsrws (void)
|
void OPPROTO op_evsrws (void)
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||||||
{
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{
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do_evsrws();
|
do_evsrws();
|
||||||
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@ -5723,6 +5723,23 @@ static always_inline void gen_##name (DisasContext *ctx) \
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||||||
gen_store_gpr64(rD(ctx->opcode), cpu_T64[0]); \
|
gen_store_gpr64(rD(ctx->opcode), cpu_T64[0]); \
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}
|
}
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#define GEN_SPEOP_TCG_ARITH2(name) \
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static always_inline void gen_##name (DisasContext *ctx) \
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{ \
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if (unlikely(!ctx->spe_enabled)) { \
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|
GEN_EXCP_NO_AP(ctx); \
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return; \
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} \
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TCGv t0 = tcg_temp_new(TCG_TYPE_I64); \
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||||||
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TCGv t1 = tcg_temp_new(TCG_TYPE_I64); \
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||||||
|
gen_load_gpr64(t0, rA(ctx->opcode)); \
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||||||
|
gen_load_gpr64(t1, rB(ctx->opcode)); \
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||||||
|
gen_op_##name(t0, t1); \
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||||||
|
gen_store_gpr64(rD(ctx->opcode), t0); \
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||||||
|
tcg_temp_free(t0); \
|
||||||
|
tcg_temp_free(t1); \
|
||||||
|
}
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||||||
#define GEN_SPEOP_ARITH1(name) \
|
#define GEN_SPEOP_ARITH1(name) \
|
||||||
static always_inline void gen_##name (DisasContext *ctx) \
|
static always_inline void gen_##name (DisasContext *ctx) \
|
||||||
{ \
|
{ \
|
||||||
|
@ -5749,14 +5766,59 @@ static always_inline void gen_##name (DisasContext *ctx) \
|
||||||
}
|
}
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||||||
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||||||
/* Logical */
|
/* Logical */
|
||||||
GEN_SPEOP_ARITH2(evand);
|
static always_inline void gen_op_evand (TCGv t0, TCGv t1)
|
||||||
GEN_SPEOP_ARITH2(evandc);
|
{
|
||||||
GEN_SPEOP_ARITH2(evxor);
|
tcg_gen_and_i64(t0, t0, t1);
|
||||||
GEN_SPEOP_ARITH2(evor);
|
}
|
||||||
GEN_SPEOP_ARITH2(evnor);
|
|
||||||
GEN_SPEOP_ARITH2(eveqv);
|
static always_inline void gen_op_evandc (TCGv t0, TCGv t1)
|
||||||
GEN_SPEOP_ARITH2(evorc);
|
{
|
||||||
GEN_SPEOP_ARITH2(evnand);
|
tcg_gen_not_i64(t1, t1);
|
||||||
|
tcg_gen_and_i64(t0, t0, t1);
|
||||||
|
}
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|
static always_inline void gen_op_evxor (TCGv t0, TCGv t1)
|
||||||
|
{
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||||||
|
tcg_gen_xor_i64(t0, t0, t1);
|
||||||
|
}
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|
static always_inline void gen_op_evor (TCGv t0, TCGv t1)
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||||||
|
{
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|
tcg_gen_or_i64(t0, t0, t1);
|
||||||
|
}
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|
static always_inline void gen_op_evnor (TCGv t0, TCGv t1)
|
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|
{
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|
tcg_gen_or_i64(t0, t0, t1);
|
||||||
|
tcg_gen_not_i64(t0, t0);
|
||||||
|
}
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||||||
|
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||||||
|
static always_inline void gen_op_eveqv (TCGv t0, TCGv t1)
|
||||||
|
{
|
||||||
|
tcg_gen_xor_i64(t0, t0, t1);
|
||||||
|
tcg_gen_not_i64(t0, t0);
|
||||||
|
}
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|
static always_inline void gen_op_evorc (TCGv t0, TCGv t1)
|
||||||
|
{
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||||||
|
tcg_gen_not_i64(t1, t1);
|
||||||
|
tcg_gen_or_i64(t0, t0, t1);
|
||||||
|
}
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|
static always_inline void gen_op_evnand (TCGv t0, TCGv t1)
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||||||
|
{
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|
tcg_gen_and_i64(t0, t0, t1);
|
||||||
|
tcg_gen_not_i64(t0, t0);
|
||||||
|
}
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GEN_SPEOP_TCG_ARITH2(evand);
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GEN_SPEOP_TCG_ARITH2(evandc);
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GEN_SPEOP_TCG_ARITH2(evxor);
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||||||
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GEN_SPEOP_TCG_ARITH2(evor);
|
||||||
|
GEN_SPEOP_TCG_ARITH2(evnor);
|
||||||
|
GEN_SPEOP_TCG_ARITH2(eveqv);
|
||||||
|
GEN_SPEOP_TCG_ARITH2(evorc);
|
||||||
|
GEN_SPEOP_TCG_ARITH2(evnand);
|
||||||
GEN_SPEOP_ARITH2(evsrwu);
|
GEN_SPEOP_ARITH2(evsrwu);
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||||||
GEN_SPEOP_ARITH2(evsrws);
|
GEN_SPEOP_ARITH2(evsrws);
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||||||
GEN_SPEOP_ARITH2(evslw);
|
GEN_SPEOP_ARITH2(evslw);
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||||||
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