target/riscv: Add support for virtual interrupt setting
Signed-off-by: Alistair Francis <alistair.francis@wdc.com> Reviewed-by: Palmer Dabbelt <palmerdabbelt@google.com> Signed-off-by: Palmer Dabbelt <palmerdabbelt@google.com>
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commit
3ef10a098b
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@ -37,13 +37,36 @@ int riscv_cpu_mmu_index(CPURISCVState *env, bool ifetch)
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#ifndef CONFIG_USER_ONLY
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#ifndef CONFIG_USER_ONLY
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static int riscv_cpu_local_irq_pending(CPURISCVState *env)
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static int riscv_cpu_local_irq_pending(CPURISCVState *env)
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{
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{
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target_ulong irqs;
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target_ulong mstatus_mie = get_field(env->mstatus, MSTATUS_MIE);
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target_ulong mstatus_mie = get_field(env->mstatus, MSTATUS_MIE);
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target_ulong mstatus_sie = get_field(env->mstatus, MSTATUS_SIE);
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target_ulong mstatus_sie = get_field(env->mstatus, MSTATUS_SIE);
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target_ulong pending = env->mip & env->mie;
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target_ulong hs_mstatus_sie = get_field(env->mstatus_hs, MSTATUS_SIE);
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target_ulong mie = env->priv < PRV_M || (env->priv == PRV_M && mstatus_mie);
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target_ulong sie = env->priv < PRV_S || (env->priv == PRV_S && mstatus_sie);
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target_ulong pending = env->mip & env->mie &
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target_ulong irqs = (pending & ~env->mideleg & -mie) |
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~(MIP_VSSIP | MIP_VSTIP | MIP_VSEIP);
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(pending & env->mideleg & -sie);
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target_ulong vspending = (env->mip & env->mie &
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(MIP_VSSIP | MIP_VSTIP | MIP_VSEIP)) >> 1;
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target_ulong mie = env->priv < PRV_M ||
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(env->priv == PRV_M && mstatus_mie);
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target_ulong sie = env->priv < PRV_S ||
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(env->priv == PRV_S && mstatus_sie);
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target_ulong hs_sie = env->priv < PRV_S ||
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(env->priv == PRV_S && hs_mstatus_sie);
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if (riscv_cpu_virt_enabled(env)) {
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target_ulong pending_hs_irq = pending & -hs_sie;
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if (pending_hs_irq) {
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riscv_cpu_set_force_hs_excep(env, FORCE_HS_EXCEP);
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return ctz64(pending_hs_irq);
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}
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pending = vspending;
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}
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irqs = (pending & ~env->mideleg & -mie) | (pending & env->mideleg & -sie);
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if (irqs) {
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if (irqs) {
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return ctz64(irqs); /* since non-zero */
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return ctz64(irqs); /* since non-zero */
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