target/arm: Convert T32 coprocessor insns to decodetree
Convert the T32 coprocessor instructions to decodetree. As with the A32 conversion, this corrects an underdecoding where we did not check that MRRC/MCRR [24:21] were 0b0010 and so treated some kinds of LDC/STC and MRRC/MCRR rather than UNDEFing them. Signed-off-by: Peter Maydell <peter.maydell@linaro.org> Reviewed-by: Richard Henderson <richard.henderson@linaro.org> Message-id: 20200803111849.13368-7-peter.maydell@linaro.org
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a3494d4671
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4c498dcfd8
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@ -45,6 +45,8 @@
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&sat !extern rd rn satimm imm sh
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&sat !extern rd rn satimm imm sh
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&pkh !extern rd rn rm imm tb
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&pkh !extern rd rn rm imm tb
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&cps !extern mode imod M A I F
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&cps !extern mode imod M A I F
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&mcr !extern cp opc1 crn crm opc2 rt
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&mcrr !extern cp opc1 crm rt rt2
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# Data-processing (register)
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# Data-processing (register)
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@ -621,6 +623,23 @@ RFE 1110 1001 10.1 .... 1100000000000000 @rfe pu=1
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SRS 1110 1000 00.0 1101 1100 0000 000. .... @srs pu=2
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SRS 1110 1000 00.0 1101 1100 0000 000. .... @srs pu=2
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SRS 1110 1001 10.0 1101 1100 0000 000. .... @srs pu=1
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SRS 1110 1001 10.0 1101 1100 0000 000. .... @srs pu=1
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# Coprocessor instructions
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# We decode MCR, MCR, MRRC and MCRR only, because for QEMU the
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# other coprocessor instructions always UNDEF.
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# The trans_ functions for these will ignore cp values 8..13 for v7 or
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# earlier, and 0..13 for v8 and later, because those areas of the
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# encoding space may be used for other things, such as VFP or Neon.
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@mcr .... .... opc1:3 . crn:4 rt:4 cp:4 opc2:3 . crm:4
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@mcrr .... .... .... rt2:4 rt:4 cp:4 opc1:4 crm:4
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MCRR 1110 1100 0100 .... .... .... .... .... @mcrr
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MRRC 1110 1100 0101 .... .... .... .... .... @mcrr
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MCR 1110 1110 ... 0 .... .... .... ... 1 .... @mcr
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MRC 1110 1110 ... 1 .... .... .... ... 1 .... @mcr
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# Branches
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# Branches
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%imm24 26:s1 13:1 11:1 16:10 0:11 !function=t32_branch24
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%imm24 26:s1 13:1 11:1 16:10 0:11 !function=t32_branch24
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@ -4791,37 +4791,6 @@ static void do_coproc_insn(DisasContext *s, int cpnum, int is64,
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return;
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return;
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}
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}
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static int disas_coproc_insn(DisasContext *s, uint32_t insn)
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{
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int cpnum, is64, crn, crm, opc1, opc2, isread, rt, rt2;
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cpnum = (insn >> 8) & 0xf;
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is64 = (insn & (1 << 25)) == 0;
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if (!is64 && ((insn & (1 << 4)) == 0)) {
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/* cdp */
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return 1;
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}
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crm = insn & 0xf;
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if (is64) {
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crn = 0;
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opc1 = (insn >> 4) & 0xf;
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opc2 = 0;
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rt2 = (insn >> 16) & 0xf;
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} else {
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crn = (insn >> 16) & 0xf;
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opc1 = (insn >> 21) & 7;
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opc2 = (insn >> 5) & 7;
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rt2 = 0;
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}
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isread = (insn >> 20) & 1;
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rt = (insn >> 12) & 0xf;
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do_coproc_insn(s, cpnum, is64, opc1, crn, crm, opc2, isread, rt, rt2);
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return 0;
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}
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/* Decode XScale DSP or iWMMXt insn (in the copro space, cp=0 or 1) */
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/* Decode XScale DSP or iWMMXt insn (in the copro space, cp=0 or 1) */
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static void disas_xscale_insn(DisasContext *s, uint32_t insn)
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static void disas_xscale_insn(DisasContext *s, uint32_t insn)
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{
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{
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@ -8485,38 +8454,9 @@ static void disas_thumb2_insn(DisasContext *s, uint32_t insn)
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((insn >> 28) == 0xe && disas_vfp(s, insn))) {
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((insn >> 28) == 0xe && disas_vfp(s, insn))) {
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return;
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return;
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}
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}
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/* fall back to legacy decoder */
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switch ((insn >> 25) & 0xf) {
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illegal_op:
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case 0: case 1: case 2: case 3:
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/* 16-bit instructions. Should never happen. */
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abort();
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case 6: case 7: case 14: case 15:
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/* Coprocessor. */
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if (arm_dc_feature(s, ARM_FEATURE_M)) {
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/* 0b111x_11xx_xxxx_xxxx_xxxx_xxxx_xxxx_xxxx */
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goto illegal_op;
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}
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if (((insn >> 24) & 3) == 3) {
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/* Neon DP, but failed disas_neon_dp() */
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goto illegal_op;
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} else if (((insn >> 8) & 0xe) == 10) {
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/* VFP, but failed disas_vfp. */
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goto illegal_op;
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} else {
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if (insn & (1 << 28))
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goto illegal_op;
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if (disas_coproc_insn(s, insn)) {
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||||||
goto illegal_op;
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}
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}
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break;
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case 12:
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goto illegal_op;
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default:
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illegal_op:
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unallocated_encoding(s);
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unallocated_encoding(s);
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}
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}
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}
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static void disas_thumb_insn(DisasContext *s, uint32_t insn)
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static void disas_thumb_insn(DisasContext *s, uint32_t insn)
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