target/riscv: Add hypvervisor trap support
Signed-off-by: Alistair Francis <alistair.francis@wdc.com> Reviewed-by: Palmer Dabbelt <palmerdabbelt@google.com> Signed-off-by: Palmer Dabbelt <palmerdabbelt@google.com>
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5eb9e782f5
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@ -641,6 +641,8 @@ void riscv_cpu_do_interrupt(CPUState *cs)
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RISCVCPU *cpu = RISCV_CPU(cs);
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RISCVCPU *cpu = RISCV_CPU(cs);
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CPURISCVState *env = &cpu->env;
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CPURISCVState *env = &cpu->env;
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bool force_hs_execp = riscv_cpu_force_hs_excep_enabled(env);
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target_ulong s;
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/* cs->exception is 32-bits wide unlike mcause which is XLEN-bits wide
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/* cs->exception is 32-bits wide unlike mcause which is XLEN-bits wide
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* so we mask off the MSB and separate into trap type and cause.
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* so we mask off the MSB and separate into trap type and cause.
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@ -650,19 +652,14 @@ void riscv_cpu_do_interrupt(CPUState *cs)
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target_ulong deleg = async ? env->mideleg : env->medeleg;
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target_ulong deleg = async ? env->mideleg : env->medeleg;
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target_ulong tval = 0;
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target_ulong tval = 0;
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static const int ecall_cause_map[] = {
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[PRV_U] = RISCV_EXCP_U_ECALL,
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[PRV_S] = RISCV_EXCP_S_ECALL,
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[PRV_H] = RISCV_EXCP_VS_ECALL,
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[PRV_M] = RISCV_EXCP_M_ECALL
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};
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if (!async) {
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if (!async) {
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/* set tval to badaddr for traps with address information */
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/* set tval to badaddr for traps with address information */
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switch (cause) {
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switch (cause) {
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case RISCV_EXCP_INST_GUEST_PAGE_FAULT:
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case RISCV_EXCP_INST_GUEST_PAGE_FAULT:
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case RISCV_EXCP_LOAD_GUEST_ACCESS_FAULT:
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case RISCV_EXCP_LOAD_GUEST_ACCESS_FAULT:
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case RISCV_EXCP_STORE_GUEST_AMO_ACCESS_FAULT:
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case RISCV_EXCP_STORE_GUEST_AMO_ACCESS_FAULT:
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force_hs_execp = true;
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/* fallthrough */
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case RISCV_EXCP_INST_ADDR_MIS:
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case RISCV_EXCP_INST_ADDR_MIS:
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case RISCV_EXCP_INST_ACCESS_FAULT:
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case RISCV_EXCP_INST_ACCESS_FAULT:
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case RISCV_EXCP_LOAD_ADDR_MIS:
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case RISCV_EXCP_LOAD_ADDR_MIS:
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@ -680,7 +677,16 @@ void riscv_cpu_do_interrupt(CPUState *cs)
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/* ecall is dispatched as one cause so translate based on mode */
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/* ecall is dispatched as one cause so translate based on mode */
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if (cause == RISCV_EXCP_U_ECALL) {
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if (cause == RISCV_EXCP_U_ECALL) {
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assert(env->priv <= 3);
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assert(env->priv <= 3);
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cause = ecall_cause_map[env->priv];
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if (env->priv == PRV_M) {
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cause = RISCV_EXCP_M_ECALL;
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} else if (env->priv == PRV_S && riscv_cpu_virt_enabled(env)) {
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cause = RISCV_EXCP_VS_ECALL;
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} else if (env->priv == PRV_S && !riscv_cpu_virt_enabled(env)) {
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cause = RISCV_EXCP_S_ECALL;
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} else if (env->priv == PRV_U) {
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cause = RISCV_EXCP_U_ECALL;
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}
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}
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}
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}
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}
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@ -690,7 +696,36 @@ void riscv_cpu_do_interrupt(CPUState *cs)
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if (env->priv <= PRV_S &&
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if (env->priv <= PRV_S &&
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cause < TARGET_LONG_BITS && ((deleg >> cause) & 1)) {
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cause < TARGET_LONG_BITS && ((deleg >> cause) & 1)) {
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/* handle the trap in S-mode */
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/* handle the trap in S-mode */
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target_ulong s = env->mstatus;
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if (riscv_has_ext(env, RVH)) {
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target_ulong hdeleg = async ? env->hideleg : env->hedeleg;
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if (riscv_cpu_virt_enabled(env) && ((hdeleg >> cause) & 1) &&
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!force_hs_execp) {
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/* Trap to VS mode */
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} else if (riscv_cpu_virt_enabled(env)) {
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/* Trap into HS mode, from virt */
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riscv_cpu_swap_hypervisor_regs(env);
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env->hstatus = set_field(env->hstatus, HSTATUS_SP2V,
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get_field(env->hstatus, HSTATUS_SPV));
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env->hstatus = set_field(env->hstatus, HSTATUS_SP2P,
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get_field(env->mstatus, SSTATUS_SPP));
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env->hstatus = set_field(env->hstatus, HSTATUS_SPV,
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riscv_cpu_virt_enabled(env));
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riscv_cpu_set_virt_enabled(env, 0);
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riscv_cpu_set_force_hs_excep(env, 0);
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} else {
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/* Trap into HS mode */
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env->hstatus = set_field(env->hstatus, HSTATUS_SP2V,
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get_field(env->hstatus, HSTATUS_SPV));
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env->hstatus = set_field(env->hstatus, HSTATUS_SP2P,
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get_field(env->mstatus, SSTATUS_SPP));
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env->hstatus = set_field(env->hstatus, HSTATUS_SPV,
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riscv_cpu_virt_enabled(env));
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}
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}
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s = env->mstatus;
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s = set_field(s, MSTATUS_SPIE, env->priv_ver >= PRIV_VERSION_1_10_0 ?
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s = set_field(s, MSTATUS_SPIE, env->priv_ver >= PRIV_VERSION_1_10_0 ?
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||||||
get_field(s, MSTATUS_SIE) : get_field(s, MSTATUS_UIE << env->priv));
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get_field(s, MSTATUS_SIE) : get_field(s, MSTATUS_UIE << env->priv));
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s = set_field(s, MSTATUS_SPP, env->priv);
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s = set_field(s, MSTATUS_SPP, env->priv);
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@ -704,7 +739,21 @@ void riscv_cpu_do_interrupt(CPUState *cs)
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riscv_cpu_set_mode(env, PRV_S);
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riscv_cpu_set_mode(env, PRV_S);
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} else {
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} else {
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/* handle the trap in M-mode */
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/* handle the trap in M-mode */
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target_ulong s = env->mstatus;
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if (riscv_has_ext(env, RVH)) {
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if (riscv_cpu_virt_enabled(env)) {
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riscv_cpu_swap_hypervisor_regs(env);
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}
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env->mstatus = set_field(env->mstatus, MSTATUS_MPV,
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riscv_cpu_virt_enabled(env));
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env->mstatus = set_field(env->mstatus, MSTATUS_MTL,
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riscv_cpu_force_hs_excep_enabled(env));
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/* Trapping to M mode, virt is disabled */
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riscv_cpu_set_virt_enabled(env, 0);
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riscv_cpu_set_force_hs_excep(env, 0);
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}
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s = env->mstatus;
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s = set_field(s, MSTATUS_MPIE, env->priv_ver >= PRIV_VERSION_1_10_0 ?
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s = set_field(s, MSTATUS_MPIE, env->priv_ver >= PRIV_VERSION_1_10_0 ?
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get_field(s, MSTATUS_MIE) : get_field(s, MSTATUS_UIE << env->priv));
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get_field(s, MSTATUS_MIE) : get_field(s, MSTATUS_UIE << env->priv));
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||||||
s = set_field(s, MSTATUS_MPP, env->priv);
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s = set_field(s, MSTATUS_MPP, env->priv);
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