target/xtensa: add parity/ECC option SRs
Add SRs and rsr/wsr/xsr opcodes defined by the parity/ECC xtensa option. The implementation is trivial since we don't emulate parity/ECC yet. Signed-off-by: Max Filippov <jcmvbkbc@gmail.com>
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944bb3320a
commit
631a77a03b
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@ -144,6 +144,12 @@ enum {
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CACHEATTR = 98,
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CACHEATTR = 98,
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ATOMCTL = 99,
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ATOMCTL = 99,
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DDR = 104,
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DDR = 104,
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MEPC = 106,
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MEPS = 107,
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MESAVE = 108,
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MESR = 109,
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MECR = 110,
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MEVADDR = 111,
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IBREAKA = 128,
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IBREAKA = 128,
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DBREAKA = 144,
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DBREAKA = 144,
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DBREAKC = 160,
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DBREAKC = 160,
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@ -112,6 +112,8 @@
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XCHAL_OPTION(XCHAL_DCACHE_LINE_LOCKABLE, \
|
XCHAL_OPTION(XCHAL_DCACHE_LINE_LOCKABLE, \
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XTENSA_OPTION_DCACHE_INDEX_LOCK) | \
|
XTENSA_OPTION_DCACHE_INDEX_LOCK) | \
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||||||
XCHAL_OPTION(XCHAL_UNALIGNED_LOAD_HW, XTENSA_OPTION_HW_ALIGNMENT) | \
|
XCHAL_OPTION(XCHAL_UNALIGNED_LOAD_HW, XTENSA_OPTION_HW_ALIGNMENT) | \
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||||||
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XCHAL_OPTION(XCHAL_HAVE_MEM_ECC_PARITY, \
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XTENSA_OPTION_MEMORY_ECC_PARITY) | \
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/* Memory protection and translation */ \
|
/* Memory protection and translation */ \
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XCHAL_OPTION(XCHAL_HAVE_MIMIC_CACHEATTR, \
|
XCHAL_OPTION(XCHAL_HAVE_MIMIC_CACHEATTR, \
|
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XTENSA_OPTION_REGION_PROTECTION) | \
|
XTENSA_OPTION_REGION_PROTECTION) | \
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||||||
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@ -4215,6 +4215,60 @@ static const XtensaOpcodeOps core_ops[] = {
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.translate = translate_rsr,
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.translate = translate_rsr,
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.par = (const uint32_t[]){MEMCTL},
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.par = (const uint32_t[]){MEMCTL},
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.op_flags = XTENSA_OP_PRIVILEGED,
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.op_flags = XTENSA_OP_PRIVILEGED,
|
||||||
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}, {
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.name = "rsr.mecr",
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.translate = translate_rsr,
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.test_ill = test_ill_sr,
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.par = (const uint32_t[]){
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|
MECR,
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XTENSA_OPTION_MEMORY_ECC_PARITY,
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},
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.op_flags = XTENSA_OP_PRIVILEGED,
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}, {
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.name = "rsr.mepc",
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.translate = translate_rsr,
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.test_ill = test_ill_sr,
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.par = (const uint32_t[]){
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MEPC,
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XTENSA_OPTION_MEMORY_ECC_PARITY,
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},
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.op_flags = XTENSA_OP_PRIVILEGED,
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}, {
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.name = "rsr.meps",
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.translate = translate_rsr,
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.test_ill = test_ill_sr,
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.par = (const uint32_t[]){
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MEPS,
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XTENSA_OPTION_MEMORY_ECC_PARITY,
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|
},
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.op_flags = XTENSA_OP_PRIVILEGED,
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|
}, {
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.name = "rsr.mesave",
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||||||
|
.translate = translate_rsr,
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||||||
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.test_ill = test_ill_sr,
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||||||
|
.par = (const uint32_t[]){
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||||||
|
MESAVE,
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||||||
|
XTENSA_OPTION_MEMORY_ECC_PARITY,
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||||||
|
},
|
||||||
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.op_flags = XTENSA_OP_PRIVILEGED,
|
||||||
|
}, {
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||||||
|
.name = "rsr.mesr",
|
||||||
|
.translate = translate_rsr,
|
||||||
|
.test_ill = test_ill_sr,
|
||||||
|
.par = (const uint32_t[]){
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||||||
|
MESR,
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||||||
|
XTENSA_OPTION_MEMORY_ECC_PARITY,
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|
},
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.op_flags = XTENSA_OP_PRIVILEGED,
|
||||||
|
}, {
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||||||
|
.name = "rsr.mevaddr",
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||||||
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.translate = translate_rsr,
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.test_ill = test_ill_sr,
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.par = (const uint32_t[]){
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||||||
|
MESR,
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||||||
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XTENSA_OPTION_MEMORY_ECC_PARITY,
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|
},
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||||||
|
.op_flags = XTENSA_OP_PRIVILEGED,
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||||||
}, {
|
}, {
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.name = "rsr.misc0",
|
.name = "rsr.misc0",
|
||||||
.translate = translate_rsr,
|
.translate = translate_rsr,
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||||||
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@ -5035,6 +5089,60 @@ static const XtensaOpcodeOps core_ops[] = {
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.translate = translate_wsr_memctl,
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.translate = translate_wsr_memctl,
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||||||
.par = (const uint32_t[]){MEMCTL},
|
.par = (const uint32_t[]){MEMCTL},
|
||||||
.op_flags = XTENSA_OP_PRIVILEGED,
|
.op_flags = XTENSA_OP_PRIVILEGED,
|
||||||
|
}, {
|
||||||
|
.name = "wsr.mecr",
|
||||||
|
.translate = translate_wsr,
|
||||||
|
.test_ill = test_ill_sr,
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||||||
|
.par = (const uint32_t[]){
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||||||
|
MECR,
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||||||
|
XTENSA_OPTION_MEMORY_ECC_PARITY,
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|
},
|
||||||
|
.op_flags = XTENSA_OP_PRIVILEGED,
|
||||||
|
}, {
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||||||
|
.name = "wsr.mepc",
|
||||||
|
.translate = translate_wsr,
|
||||||
|
.test_ill = test_ill_sr,
|
||||||
|
.par = (const uint32_t[]){
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||||||
|
MEPC,
|
||||||
|
XTENSA_OPTION_MEMORY_ECC_PARITY,
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||||||
|
},
|
||||||
|
.op_flags = XTENSA_OP_PRIVILEGED,
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||||||
|
}, {
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||||||
|
.name = "wsr.meps",
|
||||||
|
.translate = translate_wsr,
|
||||||
|
.test_ill = test_ill_sr,
|
||||||
|
.par = (const uint32_t[]){
|
||||||
|
MEPS,
|
||||||
|
XTENSA_OPTION_MEMORY_ECC_PARITY,
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||||||
|
},
|
||||||
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.op_flags = XTENSA_OP_PRIVILEGED,
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|
}, {
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|
.name = "wsr.mesave",
|
||||||
|
.translate = translate_wsr,
|
||||||
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.test_ill = test_ill_sr,
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||||||
|
.par = (const uint32_t[]){
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||||||
|
MESAVE,
|
||||||
|
XTENSA_OPTION_MEMORY_ECC_PARITY,
|
||||||
|
},
|
||||||
|
.op_flags = XTENSA_OP_PRIVILEGED,
|
||||||
|
}, {
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||||||
|
.name = "wsr.mesr",
|
||||||
|
.translate = translate_wsr,
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.test_ill = test_ill_sr,
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||||||
|
.par = (const uint32_t[]){
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|
MESR,
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||||||
|
XTENSA_OPTION_MEMORY_ECC_PARITY,
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|
},
|
||||||
|
.op_flags = XTENSA_OP_PRIVILEGED,
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||||||
|
}, {
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||||||
|
.name = "wsr.mevaddr",
|
||||||
|
.translate = translate_wsr,
|
||||||
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.test_ill = test_ill_sr,
|
||||||
|
.par = (const uint32_t[]){
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|
MESR,
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||||||
|
XTENSA_OPTION_MEMORY_ECC_PARITY,
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||||||
|
},
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|
.op_flags = XTENSA_OP_PRIVILEGED,
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}, {
|
}, {
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.name = "wsr.misc0",
|
.name = "wsr.misc0",
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.translate = translate_wsr,
|
.translate = translate_wsr,
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||||||
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@ -5701,6 +5809,60 @@ static const XtensaOpcodeOps core_ops[] = {
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||||||
.translate = translate_xsr_memctl,
|
.translate = translate_xsr_memctl,
|
||||||
.par = (const uint32_t[]){MEMCTL},
|
.par = (const uint32_t[]){MEMCTL},
|
||||||
.op_flags = XTENSA_OP_PRIVILEGED,
|
.op_flags = XTENSA_OP_PRIVILEGED,
|
||||||
|
}, {
|
||||||
|
.name = "xsr.mecr",
|
||||||
|
.translate = translate_xsr,
|
||||||
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.test_ill = test_ill_sr,
|
||||||
|
.par = (const uint32_t[]){
|
||||||
|
MECR,
|
||||||
|
XTENSA_OPTION_MEMORY_ECC_PARITY,
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||||||
|
},
|
||||||
|
.op_flags = XTENSA_OP_PRIVILEGED,
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||||||
|
}, {
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||||||
|
.name = "xsr.mepc",
|
||||||
|
.translate = translate_xsr,
|
||||||
|
.test_ill = test_ill_sr,
|
||||||
|
.par = (const uint32_t[]){
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||||||
|
MEPC,
|
||||||
|
XTENSA_OPTION_MEMORY_ECC_PARITY,
|
||||||
|
},
|
||||||
|
.op_flags = XTENSA_OP_PRIVILEGED,
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||||||
|
}, {
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||||||
|
.name = "xsr.meps",
|
||||||
|
.translate = translate_xsr,
|
||||||
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.test_ill = test_ill_sr,
|
||||||
|
.par = (const uint32_t[]){
|
||||||
|
MEPS,
|
||||||
|
XTENSA_OPTION_MEMORY_ECC_PARITY,
|
||||||
|
},
|
||||||
|
.op_flags = XTENSA_OP_PRIVILEGED,
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||||||
|
}, {
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||||||
|
.name = "xsr.mesave",
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||||||
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.translate = translate_xsr,
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||||||
|
.test_ill = test_ill_sr,
|
||||||
|
.par = (const uint32_t[]){
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||||||
|
MESAVE,
|
||||||
|
XTENSA_OPTION_MEMORY_ECC_PARITY,
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||||||
|
},
|
||||||
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.op_flags = XTENSA_OP_PRIVILEGED,
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}, {
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.name = "xsr.mesr",
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.translate = translate_xsr,
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||||||
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.test_ill = test_ill_sr,
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||||||
|
.par = (const uint32_t[]){
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||||||
|
MESR,
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||||||
|
XTENSA_OPTION_MEMORY_ECC_PARITY,
|
||||||
|
},
|
||||||
|
.op_flags = XTENSA_OP_PRIVILEGED,
|
||||||
|
}, {
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||||||
|
.name = "xsr.mevaddr",
|
||||||
|
.translate = translate_xsr,
|
||||||
|
.test_ill = test_ill_sr,
|
||||||
|
.par = (const uint32_t[]){
|
||||||
|
MESR,
|
||||||
|
XTENSA_OPTION_MEMORY_ECC_PARITY,
|
||||||
|
},
|
||||||
|
.op_flags = XTENSA_OP_PRIVILEGED,
|
||||||
}, {
|
}, {
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||||||
.name = "xsr.misc0",
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.name = "xsr.misc0",
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||||||
.translate = translate_xsr,
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.translate = translate_xsr,
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