target/riscv: Add virtual register swapping function
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66e594f280
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@ -125,6 +125,7 @@ struct CPURISCVState {
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target_ulong mstatus;
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target_ulong mstatus;
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target_ulong mip;
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target_ulong mip;
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uint32_t miclaim;
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uint32_t miclaim;
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target_ulong mie;
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target_ulong mie;
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@ -166,6 +167,15 @@ struct CPURISCVState {
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target_ulong mtval2;
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target_ulong mtval2;
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target_ulong mtinst;
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target_ulong mtinst;
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/* HS Backup CSRs */
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target_ulong stvec_hs;
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target_ulong sscratch_hs;
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target_ulong sepc_hs;
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target_ulong scause_hs;
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target_ulong stval_hs;
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target_ulong satp_hs;
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target_ulong mstatus_hs;
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target_ulong scounteren;
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target_ulong scounteren;
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target_ulong mcounteren;
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target_ulong mcounteren;
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@ -296,6 +306,7 @@ void riscv_cpu_list(void);
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#define cpu_mmu_index riscv_cpu_mmu_index
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#define cpu_mmu_index riscv_cpu_mmu_index
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#ifndef CONFIG_USER_ONLY
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#ifndef CONFIG_USER_ONLY
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void riscv_cpu_swap_hypervisor_regs(CPURISCVState *env);
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int riscv_cpu_claim_interrupts(RISCVCPU *cpu, uint32_t interrupts);
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int riscv_cpu_claim_interrupts(RISCVCPU *cpu, uint32_t interrupts);
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uint32_t riscv_cpu_update_mip(RISCVCPU *cpu, uint32_t mask, uint32_t value);
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uint32_t riscv_cpu_update_mip(RISCVCPU *cpu, uint32_t mask, uint32_t value);
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||||||
#define BOOL_TO_MASK(x) (-!!(x)) /* helper for riscv_cpu_update_mip value */
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#define BOOL_TO_MASK(x) (-!!(x)) /* helper for riscv_cpu_update_mip value */
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@ -553,4 +553,11 @@
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#define SIP_STIP MIP_STIP
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#define SIP_STIP MIP_STIP
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#define SIP_SEIP MIP_SEIP
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#define SIP_SEIP MIP_SEIP
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/* MIE masks */
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#define MIE_SEIE (1 << IRQ_S_EXT)
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#define MIE_UEIE (1 << IRQ_U_EXT)
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#define MIE_STIE (1 << IRQ_S_TIMER)
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#define MIE_UTIE (1 << IRQ_U_TIMER)
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#define MIE_SSIE (1 << IRQ_S_SOFT)
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#define MIE_USIE (1 << IRQ_U_SOFT)
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#endif
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#endif
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@ -82,6 +82,67 @@ bool riscv_cpu_fp_enabled(CPURISCVState *env)
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return false;
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return false;
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}
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}
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void riscv_cpu_swap_hypervisor_regs(CPURISCVState *env)
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{
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target_ulong mstatus_mask = MSTATUS_MXR | MSTATUS_SUM | MSTATUS_FS |
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MSTATUS_SPP | MSTATUS_SPIE | MSTATUS_SIE;
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bool current_virt = riscv_cpu_virt_enabled(env);
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g_assert(riscv_has_ext(env, RVH));
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#if defined(TARGET_RISCV64)
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mstatus_mask |= MSTATUS64_UXL;
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#endif
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if (current_virt) {
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/* Current V=1 and we are about to change to V=0 */
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env->vsstatus = env->mstatus & mstatus_mask;
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env->mstatus &= ~mstatus_mask;
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env->mstatus |= env->mstatus_hs;
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env->vstvec = env->stvec;
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env->stvec = env->stvec_hs;
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env->vsscratch = env->sscratch;
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env->sscratch = env->sscratch_hs;
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env->vsepc = env->sepc;
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env->sepc = env->sepc_hs;
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env->vscause = env->scause;
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env->scause = env->scause_hs;
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env->vstval = env->sbadaddr;
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env->sbadaddr = env->stval_hs;
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env->vsatp = env->satp;
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env->satp = env->satp_hs;
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} else {
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/* Current V=0 and we are about to change to V=1 */
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env->mstatus_hs = env->mstatus & mstatus_mask;
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|
env->mstatus &= ~mstatus_mask;
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|
env->mstatus |= env->vsstatus;
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env->stvec_hs = env->stvec;
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env->stvec = env->vstvec;
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env->sscratch_hs = env->sscratch;
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env->sscratch = env->vsscratch;
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env->sepc_hs = env->sepc;
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env->sepc = env->vsepc;
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env->scause_hs = env->scause;
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env->scause = env->vscause;
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env->stval_hs = env->sbadaddr;
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env->sbadaddr = env->vstval;
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env->satp_hs = env->satp;
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env->satp = env->vsatp;
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}
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|
}
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bool riscv_cpu_virt_enabled(CPURISCVState *env)
|
bool riscv_cpu_virt_enabled(CPURISCVState *env)
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||||||
{
|
{
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if (!riscv_has_ext(env, RVH)) {
|
if (!riscv_has_ext(env, RVH)) {
|
||||||
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