target/arm: Make CONTROL register banked for v8M
Make the CONTROL register banked if v8M security extensions are enabled. Signed-off-by: Peter Maydell <peter.maydell@linaro.org> Reviewed-by: Richard Henderson <richard.henderson@linaro.org> Message-id: 1503414539-28762-10-git-send-email-peter.maydell@linaro.org
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42a6686b2f
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8bfc26ea30
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@ -422,7 +422,7 @@ typedef struct CPUARMState {
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uint32_t other_sp;
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uint32_t vecbase;
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uint32_t basepri[2];
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uint32_t control;
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uint32_t control[2];
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uint32_t ccr; /* Configuration and Control */
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uint32_t cfsr; /* Configurable Fault Status */
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uint32_t hfsr; /* HardFault Status */
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@ -1681,7 +1681,8 @@ static inline bool arm_v7m_is_handler_mode(CPUARMState *env)
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static inline int arm_current_el(CPUARMState *env)
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{
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if (arm_feature(env, ARM_FEATURE_M)) {
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return arm_v7m_is_handler_mode(env) || !(env->v7m.control & 1);
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return arm_v7m_is_handler_mode(env) ||
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!(env->v7m.control[env->v7m.secure] & 1);
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}
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if (is_a64(env)) {
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@ -6048,14 +6048,15 @@ static uint32_t v7m_pop(CPUARMState *env)
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static void switch_v7m_sp(CPUARMState *env, bool new_spsel)
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{
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uint32_t tmp;
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bool old_spsel = env->v7m.control & R_V7M_CONTROL_SPSEL_MASK;
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uint32_t old_control = env->v7m.control[env->v7m.secure];
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bool old_spsel = old_control & R_V7M_CONTROL_SPSEL_MASK;
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if (old_spsel != new_spsel) {
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tmp = env->v7m.other_sp;
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env->v7m.other_sp = env->regs[13];
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||||
env->regs[13] = tmp;
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env->v7m.control = deposit32(env->v7m.control,
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env->v7m.control[env->v7m.secure] = deposit32(old_control,
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R_V7M_CONTROL_SPSEL_SHIFT,
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R_V7M_CONTROL_SPSEL_LENGTH, new_spsel);
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}
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@ -6409,7 +6410,7 @@ void arm_v7m_cpu_do_interrupt(CPUState *cs)
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}
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lr = 0xfffffff1;
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if (env->v7m.control & R_V7M_CONTROL_SPSEL_MASK) {
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if (env->v7m.control[env->v7m.secure] & R_V7M_CONTROL_SPSEL_MASK) {
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lr |= 4;
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}
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if (!arm_v7m_is_handler_mode(env)) {
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@ -8827,7 +8828,7 @@ uint32_t HELPER(v7m_mrs)(CPUARMState *env, uint32_t reg)
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return xpsr_read(env) & mask;
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break;
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case 20: /* CONTROL */
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return env->v7m.control;
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return env->v7m.control[env->v7m.secure];
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}
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if (el == 0) {
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@ -8836,10 +8837,10 @@ uint32_t HELPER(v7m_mrs)(CPUARMState *env, uint32_t reg)
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|||
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||||
switch (reg) {
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||||
case 8: /* MSP */
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||||
return (env->v7m.control & R_V7M_CONTROL_SPSEL_MASK) ?
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return (env->v7m.control[env->v7m.secure] & R_V7M_CONTROL_SPSEL_MASK) ?
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||||
env->v7m.other_sp : env->regs[13];
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||||
case 9: /* PSP */
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||||
return (env->v7m.control & R_V7M_CONTROL_SPSEL_MASK) ?
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||||
return (env->v7m.control[env->v7m.secure] & R_V7M_CONTROL_SPSEL_MASK) ?
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||||
env->regs[13] : env->v7m.other_sp;
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||||
case 16: /* PRIMASK */
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||||
return env->v7m.primask[env->v7m.secure];
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@ -8888,14 +8889,14 @@ void HELPER(v7m_msr)(CPUARMState *env, uint32_t maskreg, uint32_t val)
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|||
}
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||||
break;
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||||
case 8: /* MSP */
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||||
if (env->v7m.control & R_V7M_CONTROL_SPSEL_MASK) {
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||||
if (env->v7m.control[env->v7m.secure] & R_V7M_CONTROL_SPSEL_MASK) {
|
||||
env->v7m.other_sp = val;
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||||
} else {
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||||
env->regs[13] = val;
|
||||
}
|
||||
break;
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||||
case 9: /* PSP */
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||||
if (env->v7m.control & R_V7M_CONTROL_SPSEL_MASK) {
|
||||
if (env->v7m.control[env->v7m.secure] & R_V7M_CONTROL_SPSEL_MASK) {
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||||
env->regs[13] = val;
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||||
} else {
|
||||
env->v7m.other_sp = val;
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||||
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@ -8926,8 +8927,8 @@ void HELPER(v7m_msr)(CPUARMState *env, uint32_t maskreg, uint32_t val)
|
|||
if (!arm_v7m_is_handler_mode(env)) {
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||||
switch_v7m_sp(env, (val & R_V7M_CONTROL_SPSEL_MASK) != 0);
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||||
}
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||||
env->v7m.control &= ~R_V7M_CONTROL_NPRIV_MASK;
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||||
env->v7m.control |= val & R_V7M_CONTROL_NPRIV_MASK;
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||||
env->v7m.control[env->v7m.secure] &= ~R_V7M_CONTROL_NPRIV_MASK;
|
||||
env->v7m.control[env->v7m.secure] |= val & R_V7M_CONTROL_NPRIV_MASK;
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||||
break;
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default:
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qemu_log_mask(LOG_GUEST_ERROR, "Attempt to write unknown special"
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@ -116,7 +116,7 @@ static const VMStateDescription vmstate_m = {
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|||
.fields = (VMStateField[]) {
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||||
VMSTATE_UINT32(env.v7m.vecbase, ARMCPU),
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||||
VMSTATE_UINT32(env.v7m.basepri[M_REG_NS], ARMCPU),
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||||
VMSTATE_UINT32(env.v7m.control, ARMCPU),
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||||
VMSTATE_UINT32(env.v7m.control[M_REG_NS], ARMCPU),
|
||||
VMSTATE_UINT32(env.v7m.ccr, ARMCPU),
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||||
VMSTATE_UINT32(env.v7m.cfsr, ARMCPU),
|
||||
VMSTATE_UINT32(env.v7m.hfsr, ARMCPU),
|
||||
|
@ -253,6 +253,7 @@ static const VMStateDescription vmstate_m_security = {
|
|||
VMSTATE_UINT32(env.v7m.basepri[M_REG_S], ARMCPU),
|
||||
VMSTATE_UINT32(env.v7m.primask[M_REG_S], ARMCPU),
|
||||
VMSTATE_UINT32(env.v7m.faultmask[M_REG_S], ARMCPU),
|
||||
VMSTATE_UINT32(env.v7m.control[M_REG_S], ARMCPU),
|
||||
VMSTATE_END_OF_LIST()
|
||||
}
|
||||
};
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||||
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@ -12241,7 +12241,7 @@ void arm_cpu_dump_state(CPUState *cs, FILE *f, fprintf_function cpu_fprintf,
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if (xpsr & XPSR_EXCP) {
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mode = "handler";
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} else {
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if (env->v7m.control & R_V7M_CONTROL_NPRIV_MASK) {
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if (env->v7m.control[env->v7m.secure] & R_V7M_CONTROL_NPRIV_MASK) {
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||||
mode = "unpriv-thread";
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||||
} else {
|
||||
mode = "priv-thread";
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