target/riscv: support vector extension csr
The v0.7.1 specification does not define vector status within mstatus. A future revision will define the privileged portion of the vector status. Signed-off-by: LIU Zhiwei <zhiwei_liu@c-sky.com> Reviewed-by: Alistair Francis <alistair.francis@wdc.com> Reviewed-by: Richard Henderson <richard.henderson@linaro.org> Message-Id: <20200701152549.1218-4-zhiwei_liu@c-sky.com> Signed-off-by: Alistair Francis <alistair.francis@wdc.com>
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8e3a1f1887
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@ -29,6 +29,14 @@
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#define FSR_NXA (FPEXC_NX << FSR_AEXC_SHIFT)
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#define FSR_NXA (FPEXC_NX << FSR_AEXC_SHIFT)
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#define FSR_AEXC (FSR_NVA | FSR_OFA | FSR_UFA | FSR_DZA | FSR_NXA)
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#define FSR_AEXC (FSR_NVA | FSR_OFA | FSR_UFA | FSR_DZA | FSR_NXA)
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/* Vector Fixed-Point round model */
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#define FSR_VXRM_SHIFT 9
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#define FSR_VXRM (0x3 << FSR_VXRM_SHIFT)
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/* Vector Fixed-Point saturation flag */
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#define FSR_VXSAT_SHIFT 8
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#define FSR_VXSAT (0x1 << FSR_VXSAT_SHIFT)
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/* Control and Status Registers */
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/* Control and Status Registers */
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/* User Trap Setup */
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/* User Trap Setup */
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@ -48,6 +56,13 @@
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#define CSR_FRM 0x002
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#define CSR_FRM 0x002
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#define CSR_FCSR 0x003
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#define CSR_FCSR 0x003
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/* User Vector CSRs */
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#define CSR_VSTART 0x008
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#define CSR_VXSAT 0x009
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#define CSR_VXRM 0x00a
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#define CSR_VL 0xc20
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#define CSR_VTYPE 0xc21
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/* User Timers and Counters */
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/* User Timers and Counters */
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#define CSR_CYCLE 0xc00
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#define CSR_CYCLE 0xc00
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#define CSR_TIME 0xc01
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#define CSR_TIME 0xc01
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@ -46,6 +46,10 @@ void riscv_set_csr_ops(int csrno, riscv_csr_operations *ops)
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static int fs(CPURISCVState *env, int csrno)
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static int fs(CPURISCVState *env, int csrno)
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{
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{
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#if !defined(CONFIG_USER_ONLY)
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#if !defined(CONFIG_USER_ONLY)
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/* loose check condition for fcsr in vector extension */
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if ((csrno == CSR_FCSR) && (env->misa & RVV)) {
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return 0;
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}
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if (!env->debugger && !riscv_cpu_fp_enabled(env)) {
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if (!env->debugger && !riscv_cpu_fp_enabled(env)) {
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return -1;
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return -1;
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}
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}
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@ -53,6 +57,14 @@ static int fs(CPURISCVState *env, int csrno)
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return 0;
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return 0;
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}
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}
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static int vs(CPURISCVState *env, int csrno)
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{
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if (env->misa & RVV) {
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return 0;
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}
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return -1;
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}
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static int ctr(CPURISCVState *env, int csrno)
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static int ctr(CPURISCVState *env, int csrno)
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{
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{
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#if !defined(CONFIG_USER_ONLY)
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#if !defined(CONFIG_USER_ONLY)
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@ -154,6 +166,10 @@ static int read_fcsr(CPURISCVState *env, int csrno, target_ulong *val)
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#endif
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#endif
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*val = (riscv_cpu_get_fflags(env) << FSR_AEXC_SHIFT)
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*val = (riscv_cpu_get_fflags(env) << FSR_AEXC_SHIFT)
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| (env->frm << FSR_RD_SHIFT);
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| (env->frm << FSR_RD_SHIFT);
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if (vs(env, csrno) >= 0) {
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*val |= (env->vxrm << FSR_VXRM_SHIFT)
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| (env->vxsat << FSR_VXSAT_SHIFT);
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}
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return 0;
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return 0;
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}
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}
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@ -166,10 +182,62 @@ static int write_fcsr(CPURISCVState *env, int csrno, target_ulong val)
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env->mstatus |= MSTATUS_FS;
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env->mstatus |= MSTATUS_FS;
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#endif
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#endif
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env->frm = (val & FSR_RD) >> FSR_RD_SHIFT;
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env->frm = (val & FSR_RD) >> FSR_RD_SHIFT;
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if (vs(env, csrno) >= 0) {
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env->vxrm = (val & FSR_VXRM) >> FSR_VXRM_SHIFT;
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env->vxsat = (val & FSR_VXSAT) >> FSR_VXSAT_SHIFT;
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}
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||||||
riscv_cpu_set_fflags(env, (val & FSR_AEXC) >> FSR_AEXC_SHIFT);
|
riscv_cpu_set_fflags(env, (val & FSR_AEXC) >> FSR_AEXC_SHIFT);
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return 0;
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return 0;
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}
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}
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static int read_vtype(CPURISCVState *env, int csrno, target_ulong *val)
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{
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*val = env->vtype;
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return 0;
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}
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static int read_vl(CPURISCVState *env, int csrno, target_ulong *val)
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{
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*val = env->vl;
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return 0;
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}
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static int read_vxrm(CPURISCVState *env, int csrno, target_ulong *val)
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{
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*val = env->vxrm;
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return 0;
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}
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static int write_vxrm(CPURISCVState *env, int csrno, target_ulong val)
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{
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env->vxrm = val;
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return 0;
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}
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static int read_vxsat(CPURISCVState *env, int csrno, target_ulong *val)
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{
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*val = env->vxsat;
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return 0;
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}
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static int write_vxsat(CPURISCVState *env, int csrno, target_ulong val)
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{
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env->vxsat = val;
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return 0;
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}
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static int read_vstart(CPURISCVState *env, int csrno, target_ulong *val)
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|
{
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*val = env->vstart;
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|
return 0;
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|
}
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static int write_vstart(CPURISCVState *env, int csrno, target_ulong val)
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|
{
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env->vstart = val;
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|
return 0;
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|
}
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/* User Timers and Counters */
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/* User Timers and Counters */
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static int read_instret(CPURISCVState *env, int csrno, target_ulong *val)
|
static int read_instret(CPURISCVState *env, int csrno, target_ulong *val)
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{
|
{
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@ -1183,7 +1251,12 @@ static riscv_csr_operations csr_ops[CSR_TABLE_SIZE] = {
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[CSR_FFLAGS] = { fs, read_fflags, write_fflags },
|
[CSR_FFLAGS] = { fs, read_fflags, write_fflags },
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[CSR_FRM] = { fs, read_frm, write_frm },
|
[CSR_FRM] = { fs, read_frm, write_frm },
|
||||||
[CSR_FCSR] = { fs, read_fcsr, write_fcsr },
|
[CSR_FCSR] = { fs, read_fcsr, write_fcsr },
|
||||||
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/* Vector CSRs */
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||||||
|
[CSR_VSTART] = { vs, read_vstart, write_vstart },
|
||||||
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[CSR_VXSAT] = { vs, read_vxsat, write_vxsat },
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||||||
|
[CSR_VXRM] = { vs, read_vxrm, write_vxrm },
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||||||
|
[CSR_VL] = { vs, read_vl },
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||||||
|
[CSR_VTYPE] = { vs, read_vtype },
|
||||||
/* User Timers and Counters */
|
/* User Timers and Counters */
|
||||||
[CSR_CYCLE] = { ctr, read_instret },
|
[CSR_CYCLE] = { ctr, read_instret },
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||||||
[CSR_INSTRET] = { ctr, read_instret },
|
[CSR_INSTRET] = { ctr, read_instret },
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