tcg/i386: Implement vector saturating arithmetic
Only MO_8 and MO_16 are implemented, since that's all the instruction set provides. Signed-off-by: Richard Henderson <richard.henderson@linaro.org>
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44f1441dbe
commit
8ffafbcec2
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@ -185,7 +185,7 @@ extern bool have_avx2;
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#define TCG_TARGET_HAS_shv_vec 0
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#define TCG_TARGET_HAS_cmp_vec 1
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#define TCG_TARGET_HAS_mul_vec 1
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#define TCG_TARGET_HAS_sat_vec 0
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#define TCG_TARGET_HAS_sat_vec 1
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#define TCG_TARGET_HAS_minmax_vec 0
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#define TCG_TARGET_deposit_i32_valid(ofs, len) \
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@ -377,6 +377,10 @@ static inline int tcg_target_const_match(tcg_target_long val, TCGType type,
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#define OPC_PADDW (0xfd | P_EXT | P_DATA16)
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#define OPC_PADDD (0xfe | P_EXT | P_DATA16)
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#define OPC_PADDQ (0xd4 | P_EXT | P_DATA16)
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#define OPC_PADDSB (0xec | P_EXT | P_DATA16)
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#define OPC_PADDSW (0xed | P_EXT | P_DATA16)
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#define OPC_PADDUB (0xdc | P_EXT | P_DATA16)
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#define OPC_PADDUW (0xdd | P_EXT | P_DATA16)
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#define OPC_PAND (0xdb | P_EXT | P_DATA16)
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#define OPC_PANDN (0xdf | P_EXT | P_DATA16)
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#define OPC_PBLENDW (0x0e | P_EXT3A | P_DATA16)
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@ -408,6 +412,10 @@ static inline int tcg_target_const_match(tcg_target_long val, TCGType type,
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#define OPC_PSUBW (0xf9 | P_EXT | P_DATA16)
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#define OPC_PSUBD (0xfa | P_EXT | P_DATA16)
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#define OPC_PSUBQ (0xfb | P_EXT | P_DATA16)
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#define OPC_PSUBSB (0xe8 | P_EXT | P_DATA16)
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#define OPC_PSUBSW (0xe9 | P_EXT | P_DATA16)
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#define OPC_PSUBUB (0xd8 | P_EXT | P_DATA16)
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#define OPC_PSUBUW (0xd9 | P_EXT | P_DATA16)
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#define OPC_PUNPCKLBW (0x60 | P_EXT | P_DATA16)
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#define OPC_PUNPCKLWD (0x61 | P_EXT | P_DATA16)
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#define OPC_PUNPCKLDQ (0x62 | P_EXT | P_DATA16)
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@ -2591,9 +2599,21 @@ static void tcg_out_vec_op(TCGContext *s, TCGOpcode opc,
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static int const add_insn[4] = {
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OPC_PADDB, OPC_PADDW, OPC_PADDD, OPC_PADDQ
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};
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static int const ssadd_insn[4] = {
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OPC_PADDSB, OPC_PADDSW, OPC_UD2, OPC_UD2
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};
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static int const usadd_insn[4] = {
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OPC_PADDSB, OPC_PADDSW, OPC_UD2, OPC_UD2
|
||||
};
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static int const sub_insn[4] = {
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OPC_PSUBB, OPC_PSUBW, OPC_PSUBD, OPC_PSUBQ
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};
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static int const sssub_insn[4] = {
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OPC_PSUBSB, OPC_PSUBSW, OPC_UD2, OPC_UD2
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||||
};
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||||
static int const ussub_insn[4] = {
|
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OPC_PSUBSB, OPC_PSUBSW, OPC_UD2, OPC_UD2
|
||||
};
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||||
static int const mul_insn[4] = {
|
||||
OPC_UD2, OPC_PMULLW, OPC_PMULLD, OPC_UD2
|
||||
};
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@ -2631,9 +2651,21 @@ static void tcg_out_vec_op(TCGContext *s, TCGOpcode opc,
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case INDEX_op_add_vec:
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insn = add_insn[vece];
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goto gen_simd;
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||||
case INDEX_op_ssadd_vec:
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||||
insn = ssadd_insn[vece];
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||||
goto gen_simd;
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||||
case INDEX_op_usadd_vec:
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||||
insn = usadd_insn[vece];
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||||
goto gen_simd;
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||||
case INDEX_op_sub_vec:
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||||
insn = sub_insn[vece];
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||||
goto gen_simd;
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||||
case INDEX_op_sssub_vec:
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||||
insn = sssub_insn[vece];
|
||||
goto gen_simd;
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||||
case INDEX_op_ussub_vec:
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||||
insn = ussub_insn[vece];
|
||||
goto gen_simd;
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||||
case INDEX_op_mul_vec:
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||||
insn = mul_insn[vece];
|
||||
goto gen_simd;
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@ -3007,6 +3039,10 @@ static const TCGTargetOpDef *tcg_target_op_def(TCGOpcode op)
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case INDEX_op_or_vec:
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case INDEX_op_xor_vec:
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case INDEX_op_andc_vec:
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case INDEX_op_ssadd_vec:
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||||
case INDEX_op_usadd_vec:
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case INDEX_op_sssub_vec:
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||||
case INDEX_op_ussub_vec:
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||||
case INDEX_op_cmp_vec:
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||||
case INDEX_op_x86_shufps_vec:
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||||
case INDEX_op_x86_blend_vec:
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@ -3074,6 +3110,12 @@ int tcg_can_emit_vec_op(TCGOpcode opc, TCGType type, unsigned vece)
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}
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return 1;
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case INDEX_op_ssadd_vec:
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case INDEX_op_usadd_vec:
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case INDEX_op_sssub_vec:
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case INDEX_op_ussub_vec:
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return vece <= MO_16;
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default:
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return 0;
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}
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