tcg/ppc: Implement eqv, nand and nor
Signed-off-by: malc <av1474@comtv.ru>
This commit is contained in:
parent
355b194369
commit
aa77bebd98
|
@ -369,6 +369,8 @@ static int tcg_target_const_match(tcg_target_long val,
|
||||||
#define NOR XO31(124)
|
#define NOR XO31(124)
|
||||||
#define ANDC XO31( 60)
|
#define ANDC XO31( 60)
|
||||||
#define ORC XO31(412)
|
#define ORC XO31(412)
|
||||||
|
#define EQV XO31(284)
|
||||||
|
#define NAND XO31(476)
|
||||||
|
|
||||||
#define LBZX XO31( 87)
|
#define LBZX XO31( 87)
|
||||||
#define LHZX XO31(279)
|
#define LHZX XO31(279)
|
||||||
|
@ -1475,6 +1477,15 @@ static void tcg_out_op(TCGContext *s, TCGOpcode opc, const TCGArg *args,
|
||||||
case INDEX_op_orc_i32:
|
case INDEX_op_orc_i32:
|
||||||
tcg_out32 (s, ORC | SAB (args[1], args[0], args[2]));
|
tcg_out32 (s, ORC | SAB (args[1], args[0], args[2]));
|
||||||
break;
|
break;
|
||||||
|
case INDEX_op_eqv_i32:
|
||||||
|
tcg_out32 (s, EQV | SAB (args[1], args[0], args[2]));
|
||||||
|
break;
|
||||||
|
case INDEX_op_nand_i32:
|
||||||
|
tcg_out32 (s, NAND | SAB (args[1], args[0], args[2]));
|
||||||
|
break;
|
||||||
|
case INDEX_op_nor_i32:
|
||||||
|
tcg_out32 (s, NOR | SAB (args[1], args[0], args[2]));
|
||||||
|
break;
|
||||||
|
|
||||||
case INDEX_op_mul_i32:
|
case INDEX_op_mul_i32:
|
||||||
if (const_args[2]) {
|
if (const_args[2]) {
|
||||||
|
@ -1758,6 +1769,9 @@ static const TCGTargetOpDef ppc_op_defs[] = {
|
||||||
|
|
||||||
{ INDEX_op_andc_i32, { "r", "r", "r" } },
|
{ INDEX_op_andc_i32, { "r", "r", "r" } },
|
||||||
{ INDEX_op_orc_i32, { "r", "r", "r" } },
|
{ INDEX_op_orc_i32, { "r", "r", "r" } },
|
||||||
|
{ INDEX_op_eqv_i32, { "r", "r", "r" } },
|
||||||
|
{ INDEX_op_nand_i32, { "r", "r", "r" } },
|
||||||
|
{ INDEX_op_nor_i32, { "r", "r", "r" } },
|
||||||
|
|
||||||
{ INDEX_op_setcond_i32, { "r", "r", "ri" } },
|
{ INDEX_op_setcond_i32, { "r", "r", "ri" } },
|
||||||
{ INDEX_op_setcond2_i32, { "r", "r", "r", "ri", "ri" } },
|
{ INDEX_op_setcond2_i32, { "r", "r", "r", "ri", "ri" } },
|
||||||
|
|
|
@ -89,9 +89,9 @@ enum {
|
||||||
#define TCG_TARGET_HAS_neg_i32
|
#define TCG_TARGET_HAS_neg_i32
|
||||||
#define TCG_TARGET_HAS_andc_i32
|
#define TCG_TARGET_HAS_andc_i32
|
||||||
#define TCG_TARGET_HAS_orc_i32
|
#define TCG_TARGET_HAS_orc_i32
|
||||||
/* #define TCG_TARGET_HAS_eqv_i32 */
|
#define TCG_TARGET_HAS_eqv_i32
|
||||||
/* #define TCG_TARGET_HAS_nand_i32 */
|
#define TCG_TARGET_HAS_nand_i32
|
||||||
/* #define TCG_TARGET_HAS_nor_i32 */
|
#define TCG_TARGET_HAS_nor_i32
|
||||||
|
|
||||||
#define TCG_AREG0 TCG_REG_R27
|
#define TCG_AREG0 TCG_REG_R27
|
||||||
|
|
||||||
|
|
Loading…
Reference in a new issue