target/arm: Convert Neon VPMIN/VPMAX/VPADD float 3-reg-same insns to decodetree
Convert the Neon float VPMIN, VPMAX and VPADD 3-reg-same insns to decodetree. These are the only remaining 'pairwise' operations, so we can delete the pairwise-specific bits of the old decoder's for-each-element loop now. Signed-off-by: Peter Maydell <peter.maydell@linaro.org> Reviewed-by: Richard Henderson <richard.henderson@linaro.org> Message-id: 20200512163904.10918-13-peter.maydell@linaro.org
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ab978335a5
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@ -48,6 +48,8 @@
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# For FP insns the high bit of 'size' is used as part of opcode decode
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# For FP insns the high bit of 'size' is used as part of opcode decode
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@3same_fp .... ... . . . . size:1 .... .... .... . q:1 . . .... \
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@3same_fp .... ... . . . . size:1 .... .... .... . q:1 . . .... \
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&3same vm=%vm_dp vn=%vn_dp vd=%vd_dp
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&3same vm=%vm_dp vn=%vn_dp vd=%vd_dp
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@3same_fp_q0 .... ... . . . . size:1 .... .... .... . 0 . . .... \
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&3same vm=%vm_dp vn=%vn_dp vd=%vd_dp q=0
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VHADD_S_3s 1111 001 0 0 . .. .... .... 0000 . . . 0 .... @3same
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VHADD_S_3s 1111 001 0 0 . .. .... .... 0000 . . . 0 .... @3same
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VHADD_U_3s 1111 001 1 0 . .. .... .... 0000 . . . 0 .... @3same
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VHADD_U_3s 1111 001 1 0 . .. .... .... 0000 . . . 0 .... @3same
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@ -176,4 +178,7 @@ VQRDMLSH_3s 1111 001 1 0 . .. .... .... 1100 ... 1 .... @3same
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VADD_fp_3s 1111 001 0 0 . 0 . .... .... 1101 ... 0 .... @3same_fp
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VADD_fp_3s 1111 001 0 0 . 0 . .... .... 1101 ... 0 .... @3same_fp
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||||||
VSUB_fp_3s 1111 001 0 0 . 1 . .... .... 1101 ... 0 .... @3same_fp
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VSUB_fp_3s 1111 001 0 0 . 1 . .... .... 1101 ... 0 .... @3same_fp
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VPADD_fp_3s 1111 001 1 0 . 0 . .... .... 1101 ... 0 .... @3same_fp_q0
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VABD_fp_3s 1111 001 1 0 . 1 . .... .... 1101 ... 0 .... @3same_fp
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VABD_fp_3s 1111 001 1 0 . 1 . .... .... 1101 ... 0 .... @3same_fp
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VPMAX_fp_3s 1111 001 1 0 . 0 . .... .... 1111 ... 0 .... @3same_fp_q0
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VPMIN_fp_3s 1111 001 1 0 . 1 . .... .... 1111 ... 0 .... @3same_fp_q0
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@ -1049,3 +1049,66 @@ DO_3SAME_VQDMULH(VQRDMULH, qrdmulh)
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DO_3S_FP_GVEC(VADD, gen_helper_gvec_fadd_s)
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DO_3S_FP_GVEC(VADD, gen_helper_gvec_fadd_s)
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DO_3S_FP_GVEC(VSUB, gen_helper_gvec_fsub_s)
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DO_3S_FP_GVEC(VSUB, gen_helper_gvec_fsub_s)
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DO_3S_FP_GVEC(VABD, gen_helper_gvec_fabd_s)
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DO_3S_FP_GVEC(VABD, gen_helper_gvec_fabd_s)
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static bool do_3same_fp_pair(DisasContext *s, arg_3same *a, VFPGen3OpSPFn *fn)
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{
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/* FP operations handled pairwise 32 bits at a time */
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TCGv_i32 tmp, tmp2, tmp3;
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TCGv_ptr fpstatus;
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if (!arm_dc_feature(s, ARM_FEATURE_NEON)) {
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return false;
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}
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/* UNDEF accesses to D16-D31 if they don't exist. */
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if (!dc_isar_feature(aa32_simd_r32, s) &&
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((a->vd | a->vn | a->vm) & 0x10)) {
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||||||
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return false;
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||||||
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}
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||||||
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||||||
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if (!vfp_access_check(s)) {
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return true;
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}
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||||||
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assert(a->q == 0); /* enforced by decode patterns */
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/*
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* Note that we have to be careful not to clobber the source operands
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* in the "vm == vd" case by storing the result of the first pass too
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* early. Since Q is 0 there are always just two passes, so instead
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* of a complicated loop over each pass we just unroll.
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*/
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fpstatus = get_fpstatus_ptr(1);
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tmp = neon_load_reg(a->vn, 0);
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||||||
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tmp2 = neon_load_reg(a->vn, 1);
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fn(tmp, tmp, tmp2, fpstatus);
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||||||
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tcg_temp_free_i32(tmp2);
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||||||
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||||||
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tmp3 = neon_load_reg(a->vm, 0);
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||||||
|
tmp2 = neon_load_reg(a->vm, 1);
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||||||
|
fn(tmp3, tmp3, tmp2, fpstatus);
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||||||
|
tcg_temp_free_i32(tmp2);
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||||||
|
tcg_temp_free_ptr(fpstatus);
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||||||
|
|
||||||
|
neon_store_reg(a->vd, 0, tmp);
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||||||
|
neon_store_reg(a->vd, 1, tmp3);
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||||||
|
return true;
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||||||
|
}
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||||||
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||||||
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/*
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* For all the functions using this macro, size == 1 means fp16,
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* which is an architecture extension we don't implement yet.
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*/
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||||||
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#define DO_3S_FP_PAIR(INSN,FUNC) \
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static bool trans_##INSN##_fp_3s(DisasContext *s, arg_3same *a) \
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{ \
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||||||
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if (a->size != 0) { \
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||||||
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/* TODO fp16 support */ \
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||||||
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return false; \
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||||||
|
} \
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||||||
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return do_3same_fp_pair(s, a, FUNC); \
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||||||
|
}
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||||||
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DO_3S_FP_PAIR(VPADD, gen_helper_vfp_adds)
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||||||
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DO_3S_FP_PAIR(VPMAX, gen_helper_vfp_maxs)
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||||||
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DO_3S_FP_PAIR(VPMIN, gen_helper_vfp_mins)
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||||||
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@ -5348,7 +5348,6 @@ static int disas_neon_data_insn(DisasContext *s, uint32_t insn)
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int shift;
|
int shift;
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||||||
int pass;
|
int pass;
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||||||
int count;
|
int count;
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||||||
int pairwise;
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||||||
int u;
|
int u;
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||||||
int vec_size;
|
int vec_size;
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||||||
uint32_t imm;
|
uint32_t imm;
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||||||
|
@ -5433,6 +5432,7 @@ static int disas_neon_data_insn(DisasContext *s, uint32_t insn)
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||||||
case NEON_3R_VPMIN:
|
case NEON_3R_VPMIN:
|
||||||
case NEON_3R_VPADD_VQRDMLAH:
|
case NEON_3R_VPADD_VQRDMLAH:
|
||||||
case NEON_3R_VQDMULH_VQRDMULH:
|
case NEON_3R_VQDMULH_VQRDMULH:
|
||||||
|
case NEON_3R_FLOAT_ARITH:
|
||||||
/* Already handled by decodetree */
|
/* Already handled by decodetree */
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||||||
return 1;
|
return 1;
|
||||||
}
|
}
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||||||
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@ -5441,16 +5441,11 @@ static int disas_neon_data_insn(DisasContext *s, uint32_t insn)
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||||||
/* 64-bit element instructions: handled by decodetree */
|
/* 64-bit element instructions: handled by decodetree */
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||||||
return 1;
|
return 1;
|
||||||
}
|
}
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||||||
pairwise = 0;
|
|
||||||
switch (op) {
|
switch (op) {
|
||||||
case NEON_3R_FLOAT_ARITH:
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||||||
pairwise = (u && size < 2); /* if VPADD (float) */
|
|
||||||
if (!pairwise) {
|
|
||||||
return 1; /* handled by decodetree */
|
|
||||||
}
|
|
||||||
break;
|
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||||||
case NEON_3R_FLOAT_MINMAX:
|
case NEON_3R_FLOAT_MINMAX:
|
||||||
pairwise = u; /* if VPMIN/VPMAX (float) */
|
if (u) {
|
||||||
|
return 1; /* VPMIN/VPMAX handled by decodetree */
|
||||||
|
}
|
||||||
break;
|
break;
|
||||||
case NEON_3R_FLOAT_CMP:
|
case NEON_3R_FLOAT_CMP:
|
||||||
if (!u && size) {
|
if (!u && size) {
|
||||||
|
@ -5478,41 +5473,12 @@ static int disas_neon_data_insn(DisasContext *s, uint32_t insn)
|
||||||
break;
|
break;
|
||||||
}
|
}
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||||||
|
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||||||
if (pairwise && q) {
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||||||
/* All the pairwise insns UNDEF if Q is set */
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||||||
return 1;
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||||||
}
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||||||
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||||||
for (pass = 0; pass < (q ? 4 : 2); pass++) {
|
for (pass = 0; pass < (q ? 4 : 2); pass++) {
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||||||
|
|
||||||
if (pairwise) {
|
/* Elementwise. */
|
||||||
/* Pairwise. */
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tmp = neon_load_reg(rn, pass);
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||||||
if (pass < 1) {
|
tmp2 = neon_load_reg(rm, pass);
|
||||||
tmp = neon_load_reg(rn, 0);
|
|
||||||
tmp2 = neon_load_reg(rn, 1);
|
|
||||||
} else {
|
|
||||||
tmp = neon_load_reg(rm, 0);
|
|
||||||
tmp2 = neon_load_reg(rm, 1);
|
|
||||||
}
|
|
||||||
} else {
|
|
||||||
/* Elementwise. */
|
|
||||||
tmp = neon_load_reg(rn, pass);
|
|
||||||
tmp2 = neon_load_reg(rm, pass);
|
|
||||||
}
|
|
||||||
switch (op) {
|
switch (op) {
|
||||||
case NEON_3R_FLOAT_ARITH: /* Floating point arithmetic. */
|
|
||||||
{
|
|
||||||
TCGv_ptr fpstatus = get_fpstatus_ptr(1);
|
|
||||||
switch ((u << 2) | size) {
|
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||||||
case 4: /* VPADD */
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||||||
gen_helper_vfp_adds(tmp, tmp, tmp2, fpstatus);
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||||||
break;
|
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||||||
default:
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||||||
abort();
|
|
||||||
}
|
|
||||||
tcg_temp_free_ptr(fpstatus);
|
|
||||||
break;
|
|
||||||
}
|
|
||||||
case NEON_3R_FLOAT_MULTIPLY:
|
case NEON_3R_FLOAT_MULTIPLY:
|
||||||
{
|
{
|
||||||
TCGv_ptr fpstatus = get_fpstatus_ptr(1);
|
TCGv_ptr fpstatus = get_fpstatus_ptr(1);
|
||||||
|
@ -5603,22 +5569,9 @@ static int disas_neon_data_insn(DisasContext *s, uint32_t insn)
|
||||||
}
|
}
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||||||
tcg_temp_free_i32(tmp2);
|
tcg_temp_free_i32(tmp2);
|
||||||
|
|
||||||
/* Save the result. For elementwise operations we can put it
|
neon_store_reg(rd, pass, tmp);
|
||||||
straight into the destination register. For pairwise operations
|
|
||||||
we have to be careful to avoid clobbering the source operands. */
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||||||
if (pairwise && rd == rm) {
|
|
||||||
neon_store_scratch(pass, tmp);
|
|
||||||
} else {
|
|
||||||
neon_store_reg(rd, pass, tmp);
|
|
||||||
}
|
|
||||||
|
|
||||||
} /* for pass */
|
} /* for pass */
|
||||||
if (pairwise && rd == rm) {
|
|
||||||
for (pass = 0; pass < (q ? 4 : 2); pass++) {
|
|
||||||
tmp = neon_load_scratch(pass);
|
|
||||||
neon_store_reg(rd, pass, tmp);
|
|
||||||
}
|
|
||||||
}
|
|
||||||
/* End of 3 register same size operations. */
|
/* End of 3 register same size operations. */
|
||||||
} else if (insn & (1 << 4)) {
|
} else if (insn & (1 << 4)) {
|
||||||
if ((insn & 0x00380080) != 0) {
|
if ((insn & 0x00380080) != 0) {
|
||||||
|
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