target/xtensa: sim: instantiate local memories
Xtensa core may have a number of RAM and ROM areas configured. Record their size and location from the core configuration overlay and instantiate them as RAM regions in the SIM machine. Signed-off-by: Max Filippov <jcmvbkbc@gmail.com>
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10f25e4844
commit
b68755c142
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@ -37,6 +37,27 @@
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#include "exec/address-spaces.h"
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#include "exec/address-spaces.h"
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#include "qemu/error-report.h"
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#include "qemu/error-report.h"
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static void xtensa_create_memory_regions(const XtensaMemory *memory,
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const char *name)
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{
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unsigned i;
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char *num_name = malloc(strlen(name) + sizeof(i) * 3 + 1);
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for (i = 0; i < memory->num; ++i) {
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MemoryRegion *m;
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sprintf(num_name, "%s%u", name, i);
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m = g_malloc(sizeof(*m));
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memory_region_init_ram(m, NULL, num_name,
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memory->location[i].size,
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&error_fatal);
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vmstate_register_ram_global(m);
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memory_region_add_subregion(get_system_memory(),
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memory->location[i].addr, m);
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}
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free(num_name);
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|
}
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static uint64_t translate_phys_addr(void *opaque, uint64_t addr)
|
static uint64_t translate_phys_addr(void *opaque, uint64_t addr)
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||||||
{
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{
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||||||
XtensaCPU *cpu = opaque;
|
XtensaCPU *cpu = opaque;
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||||||
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@ -55,7 +76,6 @@ static void xtensa_sim_init(MachineState *machine)
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||||||
{
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{
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XtensaCPU *cpu = NULL;
|
XtensaCPU *cpu = NULL;
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||||||
CPUXtensaState *env = NULL;
|
CPUXtensaState *env = NULL;
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||||||
MemoryRegion *ram, *rom;
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ram_addr_t ram_size = machine->ram_size;
|
ram_addr_t ram_size = machine->ram_size;
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||||||
const char *cpu_model = machine->cpu_model;
|
const char *cpu_model = machine->cpu_model;
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||||||
const char *kernel_filename = machine->kernel_filename;
|
const char *kernel_filename = machine->kernel_filename;
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||||||
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@ -82,15 +102,17 @@ static void xtensa_sim_init(MachineState *machine)
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sim_reset(cpu);
|
sim_reset(cpu);
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}
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}
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ram = g_malloc(sizeof(*ram));
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if (env) {
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memory_region_init_ram(ram, NULL, "xtensa.sram", ram_size, &error_fatal);
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XtensaMemory sysram = env->config->sysram;
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vmstate_register_ram_global(ram);
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memory_region_add_subregion(get_system_memory(), 0, ram);
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rom = g_malloc(sizeof(*rom));
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sysram.location[0].size = ram_size;
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memory_region_init_ram(rom, NULL, "xtensa.rom", 0x1000, &error_fatal);
|
xtensa_create_memory_regions(&env->config->instrom, "xtensa.instrom");
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||||||
vmstate_register_ram_global(rom);
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xtensa_create_memory_regions(&env->config->instram, "xtensa.instram");
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memory_region_add_subregion(get_system_memory(), 0xfe000000, rom);
|
xtensa_create_memory_regions(&env->config->datarom, "xtensa.datarom");
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||||||
|
xtensa_create_memory_regions(&env->config->dataram, "xtensa.dataram");
|
||||||
|
xtensa_create_memory_regions(&env->config->sysrom, "xtensa.sysrom");
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||||||
|
xtensa_create_memory_regions(&sysram, "xtensa.sysram");
|
||||||
|
}
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||||||
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||||||
if (kernel_filename) {
|
if (kernel_filename) {
|
||||||
uint64_t elf_entry;
|
uint64_t elf_entry;
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||||||
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@ -212,6 +212,7 @@ enum {
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||||||
#define MAX_NCCOMPARE 3
|
#define MAX_NCCOMPARE 3
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||||||
#define MAX_TLB_WAY_SIZE 8
|
#define MAX_TLB_WAY_SIZE 8
|
||||||
#define MAX_NDBREAK 2
|
#define MAX_NDBREAK 2
|
||||||
|
#define MAX_NMEMORY 4
|
||||||
|
|
||||||
#define REGION_PAGE_MASK 0xe0000000
|
#define REGION_PAGE_MASK 0xe0000000
|
||||||
|
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||||||
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@ -321,6 +322,14 @@ typedef struct XtensaCcompareTimer {
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||||||
QEMUTimer *timer;
|
QEMUTimer *timer;
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||||||
} XtensaCcompareTimer;
|
} XtensaCcompareTimer;
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||||||
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typedef struct XtensaMemory {
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||||||
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unsigned num;
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||||||
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struct XtensaMemoryRegion {
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||||||
|
uint32_t addr;
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||||||
|
uint32_t size;
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||||||
|
} location[MAX_NMEMORY];
|
||||||
|
} XtensaMemory;
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||||||
struct XtensaConfig {
|
struct XtensaConfig {
|
||||||
const char *name;
|
const char *name;
|
||||||
uint64_t options;
|
uint64_t options;
|
||||||
|
@ -352,6 +361,13 @@ struct XtensaConfig {
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||||||
unsigned dcache_ways;
|
unsigned dcache_ways;
|
||||||
uint32_t memctl_mask;
|
uint32_t memctl_mask;
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||||||
|
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||||||
|
XtensaMemory instrom;
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||||||
|
XtensaMemory instram;
|
||||||
|
XtensaMemory datarom;
|
||||||
|
XtensaMemory dataram;
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||||||
|
XtensaMemory sysrom;
|
||||||
|
XtensaMemory sysram;
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||||||
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||||||
uint32_t configid[2];
|
uint32_t configid[2];
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||||||
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|
||||||
uint32_t clock_freq_khz;
|
uint32_t clock_freq_khz;
|
||||||
|
|
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@ -318,6 +318,16 @@
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||||||
.itlb = ITLB(XCHAL_HAVE_SPANNING_WAY), \
|
.itlb = ITLB(XCHAL_HAVE_SPANNING_WAY), \
|
||||||
.dtlb = DTLB(XCHAL_HAVE_SPANNING_WAY)
|
.dtlb = DTLB(XCHAL_HAVE_SPANNING_WAY)
|
||||||
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|
#ifndef XCHAL_SYSROM0_PADDR
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||||||
|
#define XCHAL_SYSROM0_PADDR 0xfe000000
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|
#define XCHAL_SYSROM0_SIZE 0x02000000
|
||||||
|
#endif
|
||||||
|
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||||||
|
#ifndef XCHAL_SYSRAM0_PADDR
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||||||
|
#define XCHAL_SYSRAM0_PADDR 0x00000000
|
||||||
|
#define XCHAL_SYSRAM0_SIZE 0x08000000
|
||||||
|
#endif
|
||||||
|
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||||||
#elif XCHAL_HAVE_XLT_CACHEATTR || XCHAL_HAVE_MIMIC_CACHEATTR
|
#elif XCHAL_HAVE_XLT_CACHEATTR || XCHAL_HAVE_MIMIC_CACHEATTR
|
||||||
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#define TLB_TEMPLATE { \
|
#define TLB_TEMPLATE { \
|
||||||
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@ -331,6 +341,28 @@
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||||||
.itlb = TLB_TEMPLATE, \
|
.itlb = TLB_TEMPLATE, \
|
||||||
.dtlb = TLB_TEMPLATE
|
.dtlb = TLB_TEMPLATE
|
||||||
|
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||||||
|
#ifndef XCHAL_SYSROM0_PADDR
|
||||||
|
#define XCHAL_SYSROM0_PADDR 0x60000000
|
||||||
|
#define XCHAL_SYSROM0_SIZE 0x04000000
|
||||||
|
#endif
|
||||||
|
|
||||||
|
#ifndef XCHAL_SYSRAM0_PADDR
|
||||||
|
#define XCHAL_SYSRAM0_PADDR 0x50000000
|
||||||
|
#define XCHAL_SYSRAM0_SIZE 0x04000000
|
||||||
|
#endif
|
||||||
|
|
||||||
|
#else
|
||||||
|
|
||||||
|
#ifndef XCHAL_SYSROM0_PADDR
|
||||||
|
#define XCHAL_SYSROM0_PADDR 0x60000000
|
||||||
|
#define XCHAL_SYSROM0_SIZE 0x04000000
|
||||||
|
#endif
|
||||||
|
|
||||||
|
#ifndef XCHAL_SYSRAM0_PADDR
|
||||||
|
#define XCHAL_SYSRAM0_PADDR 0x50000000
|
||||||
|
#define XCHAL_SYSRAM0_SIZE 0x04000000
|
||||||
|
#endif
|
||||||
|
|
||||||
#endif
|
#endif
|
||||||
|
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||||||
#if (defined(TARGET_WORDS_BIGENDIAN) != 0) == (XCHAL_HAVE_BE != 0)
|
#if (defined(TARGET_WORDS_BIGENDIAN) != 0) == (XCHAL_HAVE_BE != 0)
|
||||||
|
@ -362,6 +394,53 @@
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||||||
MEMCTL_ISNP | MEMCTL_DSNP | \
|
MEMCTL_ISNP | MEMCTL_DSNP | \
|
||||||
(XCHAL_HAVE_LOOPS && XCHAL_LOOP_BUFFER_SIZE ? MEMCTL_IL0EN : 0)
|
(XCHAL_HAVE_LOOPS && XCHAL_LOOP_BUFFER_SIZE ? MEMCTL_IL0EN : 0)
|
||||||
|
|
||||||
|
#define MEM_LOCATION(name, n) \
|
||||||
|
{ \
|
||||||
|
.addr = XCHAL_ ## name ## n ## _PADDR, \
|
||||||
|
.size = XCHAL_ ## name ## n ## _SIZE, \
|
||||||
|
}
|
||||||
|
|
||||||
|
#define MEM_SECTIONS(name) \
|
||||||
|
MEM_LOCATION(name, 0), \
|
||||||
|
MEM_LOCATION(name, 1), \
|
||||||
|
MEM_LOCATION(name, 2), \
|
||||||
|
MEM_LOCATION(name, 3)
|
||||||
|
|
||||||
|
#define MEM_SECTION(name) \
|
||||||
|
.num = XCHAL_NUM_ ## name, \
|
||||||
|
.location = { \
|
||||||
|
MEM_SECTIONS(name) \
|
||||||
|
}
|
||||||
|
|
||||||
|
#define SYSMEM_SECTION(name) \
|
||||||
|
.num = 1, \
|
||||||
|
.location = { \
|
||||||
|
{ \
|
||||||
|
.addr = XCHAL_ ## name ## 0_PADDR, \
|
||||||
|
.size = XCHAL_ ## name ## 0_SIZE, \
|
||||||
|
} \
|
||||||
|
}
|
||||||
|
|
||||||
|
#define LOCAL_MEMORIES_SECTION \
|
||||||
|
.instrom = { \
|
||||||
|
MEM_SECTION(INSTROM) \
|
||||||
|
}, \
|
||||||
|
.instram = { \
|
||||||
|
MEM_SECTION(INSTRAM) \
|
||||||
|
}, \
|
||||||
|
.datarom = { \
|
||||||
|
MEM_SECTION(DATAROM) \
|
||||||
|
}, \
|
||||||
|
.dataram = { \
|
||||||
|
MEM_SECTION(DATARAM) \
|
||||||
|
}, \
|
||||||
|
.sysrom = { \
|
||||||
|
SYSMEM_SECTION(SYSROM) \
|
||||||
|
}, \
|
||||||
|
.sysram = { \
|
||||||
|
SYSMEM_SECTION(SYSRAM) \
|
||||||
|
}
|
||||||
|
|
||||||
#define CONFIG_SECTION \
|
#define CONFIG_SECTION \
|
||||||
.configid = { \
|
.configid = { \
|
||||||
XCHAL_HW_CONFIGID0, \
|
XCHAL_HW_CONFIGID0, \
|
||||||
|
@ -377,6 +456,7 @@
|
||||||
TLB_SECTION, \
|
TLB_SECTION, \
|
||||||
DEBUG_SECTION, \
|
DEBUG_SECTION, \
|
||||||
CACHE_SECTION, \
|
CACHE_SECTION, \
|
||||||
|
LOCAL_MEMORIES_SECTION, \
|
||||||
CONFIG_SECTION
|
CONFIG_SECTION
|
||||||
|
|
||||||
|
|
||||||
|
@ -629,3 +709,83 @@
|
||||||
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||||||
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||||||
#define XTHAL_TIMER_UNCONFIGURED 0
|
#define XTHAL_TIMER_UNCONFIGURED 0
|
||||||
|
|
||||||
|
#if XCHAL_NUM_INSTROM < 1
|
||||||
|
#define XCHAL_INSTROM0_PADDR 0
|
||||||
|
#define XCHAL_INSTROM0_SIZE 0
|
||||||
|
#endif
|
||||||
|
#if XCHAL_NUM_INSTROM < 2
|
||||||
|
#define XCHAL_INSTROM1_PADDR 0
|
||||||
|
#define XCHAL_INSTROM1_SIZE 0
|
||||||
|
#endif
|
||||||
|
#if XCHAL_NUM_INSTROM < 3
|
||||||
|
#define XCHAL_INSTROM2_PADDR 0
|
||||||
|
#define XCHAL_INSTROM2_SIZE 0
|
||||||
|
#endif
|
||||||
|
#if XCHAL_NUM_INSTROM < 4
|
||||||
|
#define XCHAL_INSTROM3_PADDR 0
|
||||||
|
#define XCHAL_INSTROM3_SIZE 0
|
||||||
|
#endif
|
||||||
|
#if XCHAL_NUM_INSTROM > MAX_NMEMORY
|
||||||
|
#error XCHAL_NUM_INSTROM > MAX_NMEMORY
|
||||||
|
#endif
|
||||||
|
|
||||||
|
#if XCHAL_NUM_INSTRAM < 1
|
||||||
|
#define XCHAL_INSTRAM0_PADDR 0
|
||||||
|
#define XCHAL_INSTRAM0_SIZE 0
|
||||||
|
#endif
|
||||||
|
#if XCHAL_NUM_INSTRAM < 2
|
||||||
|
#define XCHAL_INSTRAM1_PADDR 0
|
||||||
|
#define XCHAL_INSTRAM1_SIZE 0
|
||||||
|
#endif
|
||||||
|
#if XCHAL_NUM_INSTRAM < 3
|
||||||
|
#define XCHAL_INSTRAM2_PADDR 0
|
||||||
|
#define XCHAL_INSTRAM2_SIZE 0
|
||||||
|
#endif
|
||||||
|
#if XCHAL_NUM_INSTRAM < 4
|
||||||
|
#define XCHAL_INSTRAM3_PADDR 0
|
||||||
|
#define XCHAL_INSTRAM3_SIZE 0
|
||||||
|
#endif
|
||||||
|
#if XCHAL_NUM_INSTRAM > MAX_NMEMORY
|
||||||
|
#error XCHAL_NUM_INSTRAM > MAX_NMEMORY
|
||||||
|
#endif
|
||||||
|
|
||||||
|
#if XCHAL_NUM_DATAROM < 1
|
||||||
|
#define XCHAL_DATAROM0_PADDR 0
|
||||||
|
#define XCHAL_DATAROM0_SIZE 0
|
||||||
|
#endif
|
||||||
|
#if XCHAL_NUM_DATAROM < 2
|
||||||
|
#define XCHAL_DATAROM1_PADDR 0
|
||||||
|
#define XCHAL_DATAROM1_SIZE 0
|
||||||
|
#endif
|
||||||
|
#if XCHAL_NUM_DATAROM < 3
|
||||||
|
#define XCHAL_DATAROM2_PADDR 0
|
||||||
|
#define XCHAL_DATAROM2_SIZE 0
|
||||||
|
#endif
|
||||||
|
#if XCHAL_NUM_DATAROM < 4
|
||||||
|
#define XCHAL_DATAROM3_PADDR 0
|
||||||
|
#define XCHAL_DATAROM3_SIZE 0
|
||||||
|
#endif
|
||||||
|
#if XCHAL_NUM_DATAROM > MAX_NMEMORY
|
||||||
|
#error XCHAL_NUM_DATAROM > MAX_NMEMORY
|
||||||
|
#endif
|
||||||
|
|
||||||
|
#if XCHAL_NUM_DATARAM < 1
|
||||||
|
#define XCHAL_DATARAM0_PADDR 0
|
||||||
|
#define XCHAL_DATARAM0_SIZE 0
|
||||||
|
#endif
|
||||||
|
#if XCHAL_NUM_DATARAM < 2
|
||||||
|
#define XCHAL_DATARAM1_PADDR 0
|
||||||
|
#define XCHAL_DATARAM1_SIZE 0
|
||||||
|
#endif
|
||||||
|
#if XCHAL_NUM_DATARAM < 3
|
||||||
|
#define XCHAL_DATARAM2_PADDR 0
|
||||||
|
#define XCHAL_DATARAM2_SIZE 0
|
||||||
|
#endif
|
||||||
|
#if XCHAL_NUM_DATARAM < 4
|
||||||
|
#define XCHAL_DATARAM3_PADDR 0
|
||||||
|
#define XCHAL_DATARAM3_SIZE 0
|
||||||
|
#endif
|
||||||
|
#if XCHAL_NUM_DATARAM > MAX_NMEMORY
|
||||||
|
#error XCHAL_NUM_DATARAM > MAX_NMEMORY
|
||||||
|
#endif
|
||||||
|
|
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