target-tricore: Add instructions of SRRS and SLRO opcode format
Add instructions of SSRS and SLRO opcode format. Add micro-op generator functions for offset loads. Signed-off-by: Bastian Koppelmann <kbastian@mail.uni-paderborn.de> Reviewed-by: Richard Henderson <rth@twiddle.net> Message-id: 1409572800-4116-10-git-send-email-kbastian@mail.uni-paderborn.de Signed-off-by: Peter Maydell <peter.maydell@linaro.org>
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d279821074
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@ -107,6 +107,26 @@ void tricore_cpu_dump_state(CPUState *cs, FILE *f,
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* Functions to generate micro-ops
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* Functions to generate micro-ops
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*/
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*/
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/* Functions for load/save to/from memory */
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static inline void gen_offset_ld(DisasContext *ctx, TCGv r1, TCGv r2,
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int16_t con, TCGMemOp mop)
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{
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TCGv temp = tcg_temp_new();
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tcg_gen_addi_tl(temp, r2, con);
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tcg_gen_qemu_ld_tl(r1, temp, ctx->mem_idx, mop);
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tcg_temp_free(temp);
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}
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static inline void gen_offset_st(DisasContext *ctx, TCGv r1, TCGv r2,
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int16_t con, TCGMemOp mop)
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{
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||||||
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TCGv temp = tcg_temp_new();
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||||||
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tcg_gen_addi_tl(temp, r2, con);
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||||||
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tcg_gen_qemu_st_tl(r1, temp, ctx->mem_idx, mop);
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||||||
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tcg_temp_free(temp);
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|
}
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/* Functions for arithmetic instructions */
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/* Functions for arithmetic instructions */
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static inline void gen_add_d(TCGv ret, TCGv r1, TCGv r2)
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static inline void gen_add_d(TCGv ret, TCGv r1, TCGv r2)
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@ -513,9 +533,17 @@ static void decode_ssr_opc(DisasContext *ctx, int op1)
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static void decode_16Bit_opc(CPUTriCoreState *env, DisasContext *ctx)
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static void decode_16Bit_opc(CPUTriCoreState *env, DisasContext *ctx)
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{
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{
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int op1;
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int op1;
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int r1, r2;
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int32_t const16;
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TCGv temp;
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op1 = MASK_OP_MAJOR(ctx->opcode);
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op1 = MASK_OP_MAJOR(ctx->opcode);
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/* handle ADDSC.A opcode only being 6 bit long */
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if (unlikely((op1 & 0x3f) == OPC1_16_SRRS_ADDSC_A)) {
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op1 = OPC1_16_SRRS_ADDSC_A;
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}
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switch (op1) {
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switch (op1) {
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case OPC1_16_SRC_ADD:
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case OPC1_16_SRC_ADD:
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case OPC1_16_SRC_ADD_A15:
|
case OPC1_16_SRC_ADD_A15:
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@ -568,6 +596,37 @@ static void decode_16Bit_opc(CPUTriCoreState *env, DisasContext *ctx)
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case OPC1_16_SSR_ST_W_POSTINC:
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case OPC1_16_SSR_ST_W_POSTINC:
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decode_ssr_opc(ctx, op1);
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decode_ssr_opc(ctx, op1);
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break;
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break;
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/* SRRS-format */
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case OPC1_16_SRRS_ADDSC_A:
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r2 = MASK_OP_SRRS_S2(ctx->opcode);
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r1 = MASK_OP_SRRS_S1D(ctx->opcode);
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const16 = MASK_OP_SRRS_N(ctx->opcode);
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temp = tcg_temp_new();
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tcg_gen_shli_tl(temp, cpu_gpr_d[15], const16);
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tcg_gen_add_tl(cpu_gpr_a[r1], cpu_gpr_a[r2], temp);
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tcg_temp_free(temp);
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break;
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/* SLRO-format */
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case OPC1_16_SLRO_LD_A:
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r1 = MASK_OP_SLRO_D(ctx->opcode);
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const16 = MASK_OP_SLRO_OFF4(ctx->opcode);
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gen_offset_ld(ctx, cpu_gpr_a[r1], cpu_gpr_a[15], const16 * 4, MO_LESL);
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break;
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case OPC1_16_SLRO_LD_BU:
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r1 = MASK_OP_SLRO_D(ctx->opcode);
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const16 = MASK_OP_SLRO_OFF4(ctx->opcode);
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gen_offset_ld(ctx, cpu_gpr_d[r1], cpu_gpr_a[15], const16, MO_UB);
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break;
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case OPC1_16_SLRO_LD_H:
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r1 = MASK_OP_SLRO_D(ctx->opcode);
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const16 = MASK_OP_SLRO_OFF4(ctx->opcode);
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gen_offset_ld(ctx, cpu_gpr_d[r1], cpu_gpr_a[15], const16 * 2, MO_LESW);
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|
break;
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case OPC1_16_SLRO_LD_W:
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|
r1 = MASK_OP_SLRO_D(ctx->opcode);
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||||||
|
const16 = MASK_OP_SLRO_OFF4(ctx->opcode);
|
||||||
|
gen_offset_ld(ctx, cpu_gpr_d[r1], cpu_gpr_a[15], const16 * 4, MO_LESL);
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||||||
|
break;
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}
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}
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}
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}
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