target/riscv: vector bitwise logical instructions
Signed-off-by: LIU Zhiwei <zhiwei_liu@c-sky.com> Reviewed-by: Richard Henderson <richard.henderson@linaro.org> Reviewed-by: Alistair Francis <alistair.francis@wdc.com> Message-Id: <20200701152549.1218-14-zhiwei_liu@c-sky.com> Signed-off-by: Alistair Francis <alistair.francis@wdc.com>
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d3842924cf
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@ -382,3 +382,28 @@ DEF_HELPER_6(vmsbc_vxm_b, void, ptr, ptr, tl, ptr, env, i32)
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DEF_HELPER_6(vmsbc_vxm_h, void, ptr, ptr, tl, ptr, env, i32)
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DEF_HELPER_6(vmsbc_vxm_h, void, ptr, ptr, tl, ptr, env, i32)
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DEF_HELPER_6(vmsbc_vxm_w, void, ptr, ptr, tl, ptr, env, i32)
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DEF_HELPER_6(vmsbc_vxm_w, void, ptr, ptr, tl, ptr, env, i32)
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DEF_HELPER_6(vmsbc_vxm_d, void, ptr, ptr, tl, ptr, env, i32)
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DEF_HELPER_6(vmsbc_vxm_d, void, ptr, ptr, tl, ptr, env, i32)
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||||||
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DEF_HELPER_6(vand_vv_b, void, ptr, ptr, ptr, ptr, env, i32)
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DEF_HELPER_6(vand_vv_h, void, ptr, ptr, ptr, ptr, env, i32)
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DEF_HELPER_6(vand_vv_w, void, ptr, ptr, ptr, ptr, env, i32)
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DEF_HELPER_6(vand_vv_d, void, ptr, ptr, ptr, ptr, env, i32)
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DEF_HELPER_6(vor_vv_b, void, ptr, ptr, ptr, ptr, env, i32)
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DEF_HELPER_6(vor_vv_h, void, ptr, ptr, ptr, ptr, env, i32)
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||||||
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DEF_HELPER_6(vor_vv_w, void, ptr, ptr, ptr, ptr, env, i32)
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||||||
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DEF_HELPER_6(vor_vv_d, void, ptr, ptr, ptr, ptr, env, i32)
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DEF_HELPER_6(vxor_vv_b, void, ptr, ptr, ptr, ptr, env, i32)
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DEF_HELPER_6(vxor_vv_h, void, ptr, ptr, ptr, ptr, env, i32)
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||||||
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DEF_HELPER_6(vxor_vv_w, void, ptr, ptr, ptr, ptr, env, i32)
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DEF_HELPER_6(vxor_vv_d, void, ptr, ptr, ptr, ptr, env, i32)
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DEF_HELPER_6(vand_vx_b, void, ptr, ptr, tl, ptr, env, i32)
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DEF_HELPER_6(vand_vx_h, void, ptr, ptr, tl, ptr, env, i32)
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DEF_HELPER_6(vand_vx_w, void, ptr, ptr, tl, ptr, env, i32)
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DEF_HELPER_6(vand_vx_d, void, ptr, ptr, tl, ptr, env, i32)
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DEF_HELPER_6(vor_vx_b, void, ptr, ptr, tl, ptr, env, i32)
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DEF_HELPER_6(vor_vx_h, void, ptr, ptr, tl, ptr, env, i32)
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DEF_HELPER_6(vor_vx_w, void, ptr, ptr, tl, ptr, env, i32)
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DEF_HELPER_6(vor_vx_d, void, ptr, ptr, tl, ptr, env, i32)
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DEF_HELPER_6(vxor_vx_b, void, ptr, ptr, tl, ptr, env, i32)
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DEF_HELPER_6(vxor_vx_h, void, ptr, ptr, tl, ptr, env, i32)
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DEF_HELPER_6(vxor_vx_w, void, ptr, ptr, tl, ptr, env, i32)
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DEF_HELPER_6(vxor_vx_d, void, ptr, ptr, tl, ptr, env, i32)
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@ -313,6 +313,15 @@ vsbc_vvm 010010 1 ..... ..... 000 ..... 1010111 @r_vm_1
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vsbc_vxm 010010 1 ..... ..... 100 ..... 1010111 @r_vm_1
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vsbc_vxm 010010 1 ..... ..... 100 ..... 1010111 @r_vm_1
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vmsbc_vvm 010011 1 ..... ..... 000 ..... 1010111 @r_vm_1
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vmsbc_vvm 010011 1 ..... ..... 000 ..... 1010111 @r_vm_1
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||||||
vmsbc_vxm 010011 1 ..... ..... 100 ..... 1010111 @r_vm_1
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vmsbc_vxm 010011 1 ..... ..... 100 ..... 1010111 @r_vm_1
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vand_vv 001001 . ..... ..... 000 ..... 1010111 @r_vm
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vand_vx 001001 . ..... ..... 100 ..... 1010111 @r_vm
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vand_vi 001001 . ..... ..... 011 ..... 1010111 @r_vm
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vor_vv 001010 . ..... ..... 000 ..... 1010111 @r_vm
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||||||
|
vor_vx 001010 . ..... ..... 100 ..... 1010111 @r_vm
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||||||
|
vor_vi 001010 . ..... ..... 011 ..... 1010111 @r_vm
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||||||
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vxor_vv 001011 . ..... ..... 000 ..... 1010111 @r_vm
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||||||
|
vxor_vx 001011 . ..... ..... 100 ..... 1010111 @r_vm
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||||||
|
vxor_vi 001011 . ..... ..... 011 ..... 1010111 @r_vm
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vsetvli 0 ........... ..... 111 ..... 1010111 @r2_zimm
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vsetvli 0 ........... ..... 111 ..... 1010111 @r2_zimm
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||||||
vsetvl 1000000 ..... ..... 111 ..... 1010111 @r
|
vsetvl 1000000 ..... ..... 111 ..... 1010111 @r
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@ -1362,3 +1362,14 @@ static bool trans_##NAME(DisasContext *s, arg_rmrr *a) \
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GEN_OPIVI_TRANS(vadc_vim, 0, vadc_vxm, opivx_vadc_check)
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GEN_OPIVI_TRANS(vadc_vim, 0, vadc_vxm, opivx_vadc_check)
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||||||
GEN_OPIVI_TRANS(vmadc_vim, 0, vmadc_vxm, opivx_vmadc_check)
|
GEN_OPIVI_TRANS(vmadc_vim, 0, vmadc_vxm, opivx_vmadc_check)
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/* Vector Bitwise Logical Instructions */
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GEN_OPIVV_GVEC_TRANS(vand_vv, and)
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GEN_OPIVV_GVEC_TRANS(vor_vv, or)
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GEN_OPIVV_GVEC_TRANS(vxor_vv, xor)
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GEN_OPIVX_GVEC_TRANS(vand_vx, ands)
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GEN_OPIVX_GVEC_TRANS(vor_vx, ors)
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GEN_OPIVX_GVEC_TRANS(vxor_vx, xors)
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GEN_OPIVI_GVEC_TRANS(vand_vi, 0, vand_vx, andi)
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GEN_OPIVI_GVEC_TRANS(vor_vi, 0, vor_vx, ori)
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GEN_OPIVI_GVEC_TRANS(vxor_vi, 0, vxor_vx, xori)
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@ -1265,3 +1265,54 @@ GEN_VEXT_VMADC_VXM(vmsbc_vxm_b, uint8_t, H1, DO_MSBC)
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GEN_VEXT_VMADC_VXM(vmsbc_vxm_h, uint16_t, H2, DO_MSBC)
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GEN_VEXT_VMADC_VXM(vmsbc_vxm_h, uint16_t, H2, DO_MSBC)
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||||||
GEN_VEXT_VMADC_VXM(vmsbc_vxm_w, uint32_t, H4, DO_MSBC)
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GEN_VEXT_VMADC_VXM(vmsbc_vxm_w, uint32_t, H4, DO_MSBC)
|
||||||
GEN_VEXT_VMADC_VXM(vmsbc_vxm_d, uint64_t, H8, DO_MSBC)
|
GEN_VEXT_VMADC_VXM(vmsbc_vxm_d, uint64_t, H8, DO_MSBC)
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/* Vector Bitwise Logical Instructions */
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RVVCALL(OPIVV2, vand_vv_b, OP_SSS_B, H1, H1, H1, DO_AND)
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RVVCALL(OPIVV2, vand_vv_h, OP_SSS_H, H2, H2, H2, DO_AND)
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RVVCALL(OPIVV2, vand_vv_w, OP_SSS_W, H4, H4, H4, DO_AND)
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||||||
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RVVCALL(OPIVV2, vand_vv_d, OP_SSS_D, H8, H8, H8, DO_AND)
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||||||
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RVVCALL(OPIVV2, vor_vv_b, OP_SSS_B, H1, H1, H1, DO_OR)
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||||||
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RVVCALL(OPIVV2, vor_vv_h, OP_SSS_H, H2, H2, H2, DO_OR)
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||||||
|
RVVCALL(OPIVV2, vor_vv_w, OP_SSS_W, H4, H4, H4, DO_OR)
|
||||||
|
RVVCALL(OPIVV2, vor_vv_d, OP_SSS_D, H8, H8, H8, DO_OR)
|
||||||
|
RVVCALL(OPIVV2, vxor_vv_b, OP_SSS_B, H1, H1, H1, DO_XOR)
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||||||
|
RVVCALL(OPIVV2, vxor_vv_h, OP_SSS_H, H2, H2, H2, DO_XOR)
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||||||
|
RVVCALL(OPIVV2, vxor_vv_w, OP_SSS_W, H4, H4, H4, DO_XOR)
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||||||
|
RVVCALL(OPIVV2, vxor_vv_d, OP_SSS_D, H8, H8, H8, DO_XOR)
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||||||
|
GEN_VEXT_VV(vand_vv_b, 1, 1, clearb)
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||||||
|
GEN_VEXT_VV(vand_vv_h, 2, 2, clearh)
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||||||
|
GEN_VEXT_VV(vand_vv_w, 4, 4, clearl)
|
||||||
|
GEN_VEXT_VV(vand_vv_d, 8, 8, clearq)
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||||||
|
GEN_VEXT_VV(vor_vv_b, 1, 1, clearb)
|
||||||
|
GEN_VEXT_VV(vor_vv_h, 2, 2, clearh)
|
||||||
|
GEN_VEXT_VV(vor_vv_w, 4, 4, clearl)
|
||||||
|
GEN_VEXT_VV(vor_vv_d, 8, 8, clearq)
|
||||||
|
GEN_VEXT_VV(vxor_vv_b, 1, 1, clearb)
|
||||||
|
GEN_VEXT_VV(vxor_vv_h, 2, 2, clearh)
|
||||||
|
GEN_VEXT_VV(vxor_vv_w, 4, 4, clearl)
|
||||||
|
GEN_VEXT_VV(vxor_vv_d, 8, 8, clearq)
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||||||
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||||||
|
RVVCALL(OPIVX2, vand_vx_b, OP_SSS_B, H1, H1, DO_AND)
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||||||
|
RVVCALL(OPIVX2, vand_vx_h, OP_SSS_H, H2, H2, DO_AND)
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||||||
|
RVVCALL(OPIVX2, vand_vx_w, OP_SSS_W, H4, H4, DO_AND)
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||||||
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RVVCALL(OPIVX2, vand_vx_d, OP_SSS_D, H8, H8, DO_AND)
|
||||||
|
RVVCALL(OPIVX2, vor_vx_b, OP_SSS_B, H1, H1, DO_OR)
|
||||||
|
RVVCALL(OPIVX2, vor_vx_h, OP_SSS_H, H2, H2, DO_OR)
|
||||||
|
RVVCALL(OPIVX2, vor_vx_w, OP_SSS_W, H4, H4, DO_OR)
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||||||
|
RVVCALL(OPIVX2, vor_vx_d, OP_SSS_D, H8, H8, DO_OR)
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||||||
|
RVVCALL(OPIVX2, vxor_vx_b, OP_SSS_B, H1, H1, DO_XOR)
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||||||
|
RVVCALL(OPIVX2, vxor_vx_h, OP_SSS_H, H2, H2, DO_XOR)
|
||||||
|
RVVCALL(OPIVX2, vxor_vx_w, OP_SSS_W, H4, H4, DO_XOR)
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||||||
|
RVVCALL(OPIVX2, vxor_vx_d, OP_SSS_D, H8, H8, DO_XOR)
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||||||
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GEN_VEXT_VX(vand_vx_b, 1, 1, clearb)
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|
GEN_VEXT_VX(vand_vx_h, 2, 2, clearh)
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||||||
|
GEN_VEXT_VX(vand_vx_w, 4, 4, clearl)
|
||||||
|
GEN_VEXT_VX(vand_vx_d, 8, 8, clearq)
|
||||||
|
GEN_VEXT_VX(vor_vx_b, 1, 1, clearb)
|
||||||
|
GEN_VEXT_VX(vor_vx_h, 2, 2, clearh)
|
||||||
|
GEN_VEXT_VX(vor_vx_w, 4, 4, clearl)
|
||||||
|
GEN_VEXT_VX(vor_vx_d, 8, 8, clearq)
|
||||||
|
GEN_VEXT_VX(vxor_vx_b, 1, 1, clearb)
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||||||
|
GEN_VEXT_VX(vxor_vx_h, 2, 2, clearh)
|
||||||
|
GEN_VEXT_VX(vxor_vx_w, 4, 4, clearl)
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||||||
|
GEN_VEXT_VX(vxor_vx_d, 8, 8, clearq)
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||||||
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